gcc/config/sparc/sparc.c

   1 /* Subroutines for insn-output.c for SPARC.
   2    Copyright (C) 1987, 1988, 1989, 1992, 1993, 1994, 1995, 1996, 1997, 1998,
   3    1999, 2000, 2001, 2002, 2003, 2004 Free Software Foundation, Inc.
   4    Contributed by Michael Tiemann (tiemann@cygnus.com)
   5    64-bit SPARC-V9 support by Michael Tiemann, Jim Wilson, and Doug Evans,
   6    at Cygnus Support.
   7
   8 This file is part of GCC.
   9
  10 GCC is free software; you can redistribute it and/or modify
  11 it under the terms of the GNU General Public License as published by
  12 the Free Software Foundation; either version 2, or (at your option)
  13 any later version.
  14
  15 GCC is distributed in the hope that it will be useful,
  16 but WITHOUT ANY WARRANTY; without even the implied warranty of
  17 MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18 GNU General Public License for more details.
  19
  20 You should have received a copy of the GNU General Public License
  21 along with GCC; see the file COPYING.  If not, write to
  22 the Free Software Foundation, 59 Temple Place - Suite 330,
  23 Boston, MA 02111-1307, USA.  */
  24
  25 #include "config.h"
  26 #include "system.h"
  27 #include "coretypes.h"
  28 #include "tm.h"
  29 #include "tree.h"
  30 #include "rtl.h"
  31 #include "regs.h"
  32 #include "hard-reg-set.h"
  33 #include "real.h"
  34 #include "insn-config.h"
  35 #include "conditions.h"
  36 #include "output.h"
  37 #include "insn-attr.h"
  38 #include "flags.h"
  39 #include "function.h"
  40 #include "expr.h"
  41 #include "optabs.h"
  42 #include "recog.h"
  43 #include "toplev.h"
  44 #include "ggc.h"
  45 #include "tm_p.h"
  46 #include "debug.h"
  47 #include "target.h"
  48 #include "target-def.h"
  49 #include "cfglayout.h"
  50 #include "tree-gimple.h"
  51
  52 /* Processor costs */
  53 static const
  54 struct processor_costs cypress_costs = {
  55   COSTS_N_INSNS (2), /* int load */
  56   COSTS_N_INSNS (2), /* int signed load */
  57   COSTS_N_INSNS (2), /* int zeroed load */
  58   COSTS_N_INSNS (2), /* float load */
  59   COSTS_N_INSNS (5), /* fmov, fneg, fabs */
  60   COSTS_N_INSNS (5), /* fadd, fsub */
  61   COSTS_N_INSNS (1), /* fcmp */
  62   COSTS_N_INSNS (1), /* fmov, fmovr */
  63   COSTS_N_INSNS (7), /* fmul */
  64   COSTS_N_INSNS (37), /* fdivs */
  65   COSTS_N_INSNS (37), /* fdivd */
  66   COSTS_N_INSNS (63), /* fsqrts */
  67   COSTS_N_INSNS (63), /* fsqrtd */
  68   COSTS_N_INSNS (1), /* imul */
  69   COSTS_N_INSNS (1), /* imulX */
  70   0, /* imul bit factor */
  71   COSTS_N_INSNS (1), /* idiv */
  72   COSTS_N_INSNS (1), /* idivX */
  73   COSTS_N_INSNS (1), /* movcc/movr */
  74   0, /* shift penalty */
  75 };
  76
  77 static const
  78 struct processor_costs supersparc_costs = {
  79   COSTS_N_INSNS (1), /* int load */
  80   COSTS_N_INSNS (1), /* int signed load */
  81   COSTS_N_INSNS (1), /* int zeroed load */
  82   COSTS_N_INSNS (0), /* float load */
  83   COSTS_N_INSNS (3), /* fmov, fneg, fabs */
  84   COSTS_N_INSNS (3), /* fadd, fsub */
  85   COSTS_N_INSNS (3), /* fcmp */
  86   COSTS_N_INSNS (1), /* fmov, fmovr */
  87   COSTS_N_INSNS (3), /* fmul */
  88   COSTS_N_INSNS (6), /* fdivs */
  89   COSTS_N_INSNS (9), /* fdivd */
  90   COSTS_N_INSNS (12), /* fsqrts */
  91   COSTS_N_INSNS (12), /* fsqrtd */
  92   COSTS_N_INSNS (4), /* imul */
  93   COSTS_N_INSNS (4), /* imulX */
  94   0, /* imul bit factor */
  95   COSTS_N_INSNS (4), /* idiv */
  96   COSTS_N_INSNS (4), /* idivX */
  97   COSTS_N_INSNS (1), /* movcc/movr */
  98   1, /* shift penalty */
  99 };
 100
 101 static const
 102 struct processor_costs hypersparc_costs = {
 103   COSTS_N_INSNS (1), /* int load */
 104   COSTS_N_INSNS (1), /* int signed load */
 105   COSTS_N_INSNS (1), /* int zeroed load */
 106   COSTS_N_INSNS (1), /* float load */
 107   COSTS_N_INSNS (1), /* fmov, fneg, fabs */
 108   COSTS_N_INSNS (1), /* fadd, fsub */
 109   COSTS_N_INSNS (1), /* fcmp */
 110   COSTS_N_INSNS (1), /* fmov, fmovr */
 111   COSTS_N_INSNS (1), /* fmul */
 112   COSTS_N_INSNS (8), /* fdivs */
 113   COSTS_N_INSNS (12), /* fdivd */
 114   COSTS_N_INSNS (17), /* fsqrts */
 115   COSTS_N_INSNS (17), /* fsqrtd */
 116   COSTS_N_INSNS (17), /* imul */
 117   COSTS_N_INSNS (17), /* imulX */
 118   0, /* imul bit factor */
 119   COSTS_N_INSNS (17), /* idiv */
 120   COSTS_N_INSNS (17), /* idivX */
 121   COSTS_N_INSNS (1), /* movcc/movr */
 122   0, /* shift penalty */
 123 };
 124
 125 static const
 126 struct processor_costs sparclet_costs = {
 127   COSTS_N_INSNS (3), /* int load */
 128   COSTS_N_INSNS (3), /* int signed load */
 129   COSTS_N_INSNS (1), /* int zeroed load */
 130   COSTS_N_INSNS (1), /* float load */
 131   COSTS_N_INSNS (1), /* fmov, fneg, fabs */
 132   COSTS_N_INSNS (1), /* fadd, fsub */
 133   COSTS_N_INSNS (1), /* fcmp */
 134   COSTS_N_INSNS (1), /* fmov, fmovr */
 135   COSTS_N_INSNS (1), /* fmul */
 136   COSTS_N_INSNS (1), /* fdivs */
 137   COSTS_N_INSNS (1), /* fdivd */
 138   COSTS_N_INSNS (1), /* fsqrts */
 139   COSTS_N_INSNS (1), /* fsqrtd */
 140   COSTS_N_INSNS (5), /* imul */
 141   COSTS_N_INSNS (5), /* imulX */
 142   0, /* imul bit factor */
 143   COSTS_N_INSNS (5), /* idiv */
 144   COSTS_N_INSNS (5), /* idivX */
 145   COSTS_N_INSNS (1), /* movcc/movr */
 146   0, /* shift penalty */
 147 };
 148
 149 static const
 150 struct processor_costs ultrasparc_costs = {
 151   COSTS_N_INSNS (2), /* int load */
 152   COSTS_N_INSNS (3), /* int signed load */
 153   COSTS_N_INSNS (2), /* int zeroed load */
 154   COSTS_N_INSNS (2), /* float load */
 155   COSTS_N_INSNS (1), /* fmov, fneg, fabs */
 156   COSTS_N_INSNS (4), /* fadd, fsub */
 157   COSTS_N_INSNS (1), /* fcmp */
 158   COSTS_N_INSNS (2), /* fmov, fmovr */
 159   COSTS_N_INSNS (4), /* fmul */
 160   COSTS_N_INSNS (13), /* fdivs */
 161   COSTS_N_INSNS (23), /* fdivd */
 162   COSTS_N_INSNS (13), /* fsqrts */
 163   COSTS_N_INSNS (23), /* fsqrtd */
 164   COSTS_N_INSNS (4), /* imul */
 165   COSTS_N_INSNS (4), /* imulX */
 166   2, /* imul bit factor */
 167   COSTS_N_INSNS (37), /* idiv */
 168   COSTS_N_INSNS (68), /* idivX */
 169   COSTS_N_INSNS (2), /* movcc/movr */
 170   2, /* shift penalty */
 171 };
 172
 173 static const
 174 struct processor_costs ultrasparc3_costs = {
 175   COSTS_N_INSNS (2), /* int load */
 176   COSTS_N_INSNS (3), /* int signed load */
 177   COSTS_N_INSNS (3), /* int zeroed load */
 178   COSTS_N_INSNS (2), /* float load */
 179   COSTS_N_INSNS (3), /* fmov, fneg, fabs */
 180   COSTS_N_INSNS (4), /* fadd, fsub */
 181   COSTS_N_INSNS (5), /* fcmp */
 182   COSTS_N_INSNS (3), /* fmov, fmovr */
 183   COSTS_N_INSNS (4), /* fmul */
 184   COSTS_N_INSNS (17), /* fdivs */
 185   COSTS_N_INSNS (20), /* fdivd */
 186   COSTS_N_INSNS (20), /* fsqrts */
 187   COSTS_N_INSNS (29), /* fsqrtd */
 188   COSTS_N_INSNS (6), /* imul */
 189   COSTS_N_INSNS (6), /* imulX */
 190   0, /* imul bit factor */
 191   COSTS_N_INSNS (40), /* idiv */
 192   COSTS_N_INSNS (71), /* idivX */
 193   COSTS_N_INSNS (2), /* movcc/movr */
 194   0, /* shift penalty */
 195 };
 196
 197 const struct processor_costs *sparc_costs = &cypress_costs;
 198
 199 #ifdef HAVE_AS_RELAX_OPTION
 200 /* If 'as' and 'ld' are relaxing tail call insns into branch always, use
 201    "or %o7,%g0,X; call Y; or X,%g0,%o7" always, so that it can be optimized.
 202    With sethi/jmp, neither 'as' nor 'ld' has an easy way how to find out if
 203    somebody does not branch between the sethi and jmp.  */
 204 #define LEAF_SIBCALL_SLOT_RESERVED_P 1
 205 #else
 206 #define LEAF_SIBCALL_SLOT_RESERVED_P \
 207   ((TARGET_ARCH64 && !TARGET_CM_MEDLOW) || flag_pic)
 208 #endif
 209
 210 /* Global variables for machine-dependent things.  */
 211
 212 /* Size of frame.  Need to know this to emit return insns from leaf procedures.
 213    ACTUAL_FSIZE is set by sparc_compute_frame_size() which is called during the
 214    reload pass.  This is important as the value is later used for scheduling
 215    (to see what can go in a delay slot).
 216    APPARENT_FSIZE is the size of the stack less the register save area and less
 217    the outgoing argument area.  It is used when saving call preserved regs.  */
 218 static HOST_WIDE_INT apparent_fsize;
 219 static HOST_WIDE_INT actual_fsize;
 220
 221 /* Number of live general or floating point registers needed to be
 222    saved (as 4-byte quantities).  */
 223 static int num_gfregs;
 224
 225 /* The alias set for prologue/epilogue register save/restore.  */
 226 static GTY(()) int sparc_sr_alias_set;
 227
 228 /* Save the operands last given to a compare for use when we
 229    generate a scc or bcc insn.  */
 230 rtx sparc_compare_op0, sparc_compare_op1;
 231
 232 /* Vector to say how input registers are mapped to output registers.
 233    HARD_FRAME_POINTER_REGNUM cannot be remapped by this function to
 234    eliminate it.  You must use -fomit-frame-pointer to get that.  */
 235 char leaf_reg_remap[] =
 236 { 0, 1, 2, 3, 4, 5, 6, 7,
 237   -1, -1, -1, -1, -1, -1, 14, -1,
 238   -1, -1, -1, -1, -1, -1, -1, -1,
 239   8, 9, 10, 11, 12, 13, -1, 15,
 240
 241   32, 33, 34, 35, 36, 37, 38, 39,
 242   40, 41, 42, 43, 44, 45, 46, 47,
 243   48, 49, 50, 51, 52, 53, 54, 55,
 244   56, 57, 58, 59, 60, 61, 62, 63,
 245   64, 65, 66, 67, 68, 69, 70, 71,
 246   72, 73, 74, 75, 76, 77, 78, 79,
 247   80, 81, 82, 83, 84, 85, 86, 87,
 248   88, 89, 90, 91, 92, 93, 94, 95,
 249   96, 97, 98, 99, 100};
 250
 251 /* Vector, indexed by hard register number, which contains 1
 252    for a register that is allowable in a candidate for leaf
 253    function treatment.  */
 254 char sparc_leaf_regs[] =
 255 { 1, 1, 1, 1, 1, 1, 1, 1,
 256   0, 0, 0, 0, 0, 0, 1, 0,
 257   0, 0, 0, 0, 0, 0, 0, 0,
 258   1, 1, 1, 1, 1, 1, 0, 1,
 259   1, 1, 1, 1, 1, 1, 1, 1,
 260   1, 1, 1, 1, 1, 1, 1, 1,
 261   1, 1, 1, 1, 1, 1, 1, 1,
 262   1, 1, 1, 1, 1, 1, 1, 1,
 263   1, 1, 1, 1, 1, 1, 1, 1,
 264   1, 1, 1, 1, 1, 1, 1, 1,
 265   1, 1, 1, 1, 1, 1, 1, 1,
 266   1, 1, 1, 1, 1, 1, 1, 1,
 267   1, 1, 1, 1, 1};
 268
 269 struct machine_function GTY(())
 270 {
 271   /* Some local-dynamic TLS symbol name.  */
 272   const char *some_ld_name;
 273
 274   /* True if the current function is leaf and uses only leaf regs,
 275      so that the SPARC leaf function optimization can be applied.
 276      Private version of current_function_uses_only_leaf_regs, see
 277      sparc_expand_prologue for the rationale.  */
 278   int leaf_function_p;
 279
 280   /* True if the data calculated by sparc_expand_prologue are valid.  */
 281   bool prologue_data_valid_p;
 282 };
 283
 284 #define sparc_leaf_function_p  cfun->machine->leaf_function_p
 285 #define sparc_prologue_data_valid_p  cfun->machine->prologue_data_valid_p
 286
 287 /* Register we pretend to think the frame pointer is allocated to.
 288    Normally, this is %fp, but if we are in a leaf procedure, this
 289    is %sp+"something".  We record "something" separately as it may
 290    be too big for reg+constant addressing.  */
 291 static rtx frame_base_reg;
 292 static HOST_WIDE_INT frame_base_offset;
 293
 294 /* 1 if the next opcode is to be specially indented.  */
 295 int sparc_indent_opcode = 0;
 296
 297 static void sparc_init_modes (void);
 298 static void scan_record_type (tree, int *, int *, int *);
 299 static int function_arg_slotno (const CUMULATIVE_ARGS *, enum machine_mode,
 300                                 tree, int, int, int *, int *);
 301
 302 static int supersparc_adjust_cost (rtx, rtx, rtx, int);
 303 static int hypersparc_adjust_cost (rtx, rtx, rtx, int);
 304
 305 static void sparc_output_addr_vec (rtx);
 306 static void sparc_output_addr_diff_vec (rtx);
 307 static void sparc_output_deferred_case_vectors (void);
 308 static rtx sparc_builtin_saveregs (void);
 309 static int epilogue_renumber (rtx *, int);
 310 static bool sparc_assemble_integer (rtx, unsigned int, int);
 311 static int set_extends (rtx);
 312 static void load_pic_register (void);
 313 static int save_or_restore_regs (int, int, rtx, int, int);
 314 static void emit_save_regs (void);
 315 static void emit_restore_regs (void);
 316 static void sparc_asm_function_prologue (FILE *, HOST_WIDE_INT);
 317 static void sparc_asm_function_epilogue (FILE *, HOST_WIDE_INT);
 318 #ifdef OBJECT_FORMAT_ELF
 319 static void sparc_elf_asm_named_section (const char *, unsigned int, tree);
 320 #endif
 321
 322 static int sparc_adjust_cost (rtx, rtx, rtx, int);
 323 static int sparc_issue_rate (void);
 324 static void sparc_sched_init (FILE *, int, int);
 325 static int sparc_use_sched_lookahead (void);
 326
 327 static void emit_soft_tfmode_libcall (const char *, int, rtx *);
 328 static void emit_soft_tfmode_binop (enum rtx_code, rtx *);
 329 static void emit_soft_tfmode_unop (enum rtx_code, rtx *);
 330 static void emit_soft_tfmode_cvt (enum rtx_code, rtx *);
 331 static void emit_hard_tfmode_operation (enum rtx_code, rtx *);
 332
 333 static bool sparc_function_ok_for_sibcall (tree, tree);
 334 static void sparc_init_libfuncs (void);
 335 static void sparc_output_mi_thunk (FILE *, tree, HOST_WIDE_INT,
 336                                    HOST_WIDE_INT, tree);
 337 static bool sparc_can_output_mi_thunk (tree, HOST_WIDE_INT,
 338                                        HOST_WIDE_INT, tree);
 339 static struct machine_function * sparc_init_machine_status (void);
 340 static bool sparc_cannot_force_const_mem (rtx);
 341 static rtx sparc_tls_get_addr (void);
 342 static rtx sparc_tls_got (void);
 343 static const char *get_some_local_dynamic_name (void);
 344 static int get_some_local_dynamic_name_1 (rtx *, void *);
 345 static bool sparc_rtx_costs (rtx, int, int, int *);
 346 static bool sparc_promote_prototypes (tree);
 347 static rtx sparc_struct_value_rtx (tree, int);
 348 static bool sparc_return_in_memory (tree, tree);
 349 static bool sparc_strict_argument_naming (CUMULATIVE_ARGS *);
 350 static tree sparc_gimplify_va_arg (tree, tree, tree *, tree *);
 351 static bool sparc_pass_by_reference (CUMULATIVE_ARGS *,
 352                                      enum machine_mode, tree, bool);
 353 #ifdef SUBTARGET_ATTRIBUTE_TABLE
 354 const struct attribute_spec sparc_attribute_table[];
 355 #endif
 356 \f
 357 /* Option handling.  */
 358
 359 /* Code model option as passed by user.  */
 360 const char *sparc_cmodel_string;
 361 /* Parsed value.  */
 362 enum cmodel sparc_cmodel;
 363
 364 char sparc_hard_reg_printed[8];
 365
 366 struct sparc_cpu_select sparc_select[] =
 367 {
 368   /* switch     name,           tune    arch */
 369   { (char *)0,  "default",      1,      1 },
 370   { (char *)0,  "-mcpu=",       1,      1 },
 371   { (char *)0,  "-mtune=",      1,      0 },
 372   { 0, 0, 0, 0 }
 373 };
 374
 375 /* CPU type.  This is set from TARGET_CPU_DEFAULT and -m{cpu,tune}=xxx.  */
 376 enum processor_type sparc_cpu;
 377 \f
 378 /* Initialize the GCC target structure.  */
 379
 380 /* The sparc default is to use .half rather than .short for aligned
 381    HI objects.  Use .word instead of .long on non-ELF systems.  */
 382 #undef TARGET_ASM_ALIGNED_HI_OP
 383 #define TARGET_ASM_ALIGNED_HI_OP "\t.half\t"
 384 #ifndef OBJECT_FORMAT_ELF
 385 #undef TARGET_ASM_ALIGNED_SI_OP
 386 #define TARGET_ASM_ALIGNED_SI_OP "\t.word\t"
 387 #endif
 388
 389 #undef TARGET_ASM_UNALIGNED_HI_OP
 390 #define TARGET_ASM_UNALIGNED_HI_OP "\t.uahalf\t"
 391 #undef TARGET_ASM_UNALIGNED_SI_OP
 392 #define TARGET_ASM_UNALIGNED_SI_OP "\t.uaword\t"
 393 #undef TARGET_ASM_UNALIGNED_DI_OP
 394 #define TARGET_ASM_UNALIGNED_DI_OP "\t.uaxword\t"
 395
 396 /* The target hook has to handle DI-mode values.  */
 397 #undef TARGET_ASM_INTEGER
 398 #define TARGET_ASM_INTEGER sparc_assemble_integer
 399
 400 #undef TARGET_ASM_FUNCTION_PROLOGUE
 401 #define TARGET_ASM_FUNCTION_PROLOGUE sparc_asm_function_prologue
 402 #undef TARGET_ASM_FUNCTION_EPILOGUE
 403 #define TARGET_ASM_FUNCTION_EPILOGUE sparc_asm_function_epilogue
 404
 405 #undef TARGET_SCHED_ADJUST_COST
 406 #define TARGET_SCHED_ADJUST_COST sparc_adjust_cost
 407 #undef TARGET_SCHED_ISSUE_RATE
 408 #define TARGET_SCHED_ISSUE_RATE sparc_issue_rate
 409 #undef TARGET_SCHED_INIT
 410 #define TARGET_SCHED_INIT sparc_sched_init
 411 #undef TARGET_SCHED_FIRST_CYCLE_MULTIPASS_DFA_LOOKAHEAD
 412 #define TARGET_SCHED_FIRST_CYCLE_MULTIPASS_DFA_LOOKAHEAD sparc_use_sched_lookahead
 413
 414 #undef TARGET_FUNCTION_OK_FOR_SIBCALL
 415 #define TARGET_FUNCTION_OK_FOR_SIBCALL sparc_function_ok_for_sibcall
 416
 417 #undef TARGET_INIT_LIBFUNCS
 418 #define TARGET_INIT_LIBFUNCS sparc_init_libfuncs
 419
 420 #ifdef HAVE_AS_TLS
 421 #undef TARGET_HAVE_TLS
 422 #define TARGET_HAVE_TLS true
 423 #endif
 424 #undef TARGET_CANNOT_FORCE_CONST_MEM
 425 #define TARGET_CANNOT_FORCE_CONST_MEM sparc_cannot_force_const_mem
 426
 427 #undef TARGET_ASM_OUTPUT_MI_THUNK
 428 #define TARGET_ASM_OUTPUT_MI_THUNK sparc_output_mi_thunk
 429 #undef TARGET_ASM_CAN_OUTPUT_MI_THUNK
 430 #define TARGET_ASM_CAN_OUTPUT_MI_THUNK sparc_can_output_mi_thunk
 431
 432 #undef TARGET_RTX_COSTS
 433 #define TARGET_RTX_COSTS sparc_rtx_costs
 434 #undef TARGET_ADDRESS_COST
 435 #define TARGET_ADDRESS_COST hook_int_rtx_0
 436
 437 /* This is only needed for TARGET_ARCH64, but since PROMOTE_FUNCTION_MODE is a
 438    no-op for TARGET_ARCH32 this is ok.  Otherwise we'd need to add a runtime
 439    test for this value.  */
 440 #undef TARGET_PROMOTE_FUNCTION_ARGS
 441 #define TARGET_PROMOTE_FUNCTION_ARGS hook_bool_tree_true
 442
 443 /* This is only needed for TARGET_ARCH64, but since PROMOTE_FUNCTION_MODE is a
 444    no-op for TARGET_ARCH32 this is ok.  Otherwise we'd need to add a runtime
 445    test for this value.  */
 446 #undef TARGET_PROMOTE_FUNCTION_RETURN
 447 #define TARGET_PROMOTE_FUNCTION_RETURN hook_bool_tree_true
 448
 449 #undef TARGET_PROMOTE_PROTOTYPES
 450 #define TARGET_PROMOTE_PROTOTYPES sparc_promote_prototypes
 451
 452 #undef TARGET_STRUCT_VALUE_RTX
 453 #define TARGET_STRUCT_VALUE_RTX sparc_struct_value_rtx
 454 #undef TARGET_RETURN_IN_MEMORY
 455 #define TARGET_RETURN_IN_MEMORY sparc_return_in_memory
 456 #undef TARGET_MUST_PASS_IN_STACK
 457 #define TARGET_MUST_PASS_IN_STACK must_pass_in_stack_var_size
 458 #undef TARGET_PASS_BY_REFERENCE
 459 #define TARGET_PASS_BY_REFERENCE sparc_pass_by_reference
 460
 461 #undef TARGET_EXPAND_BUILTIN_SAVEREGS
 462 #define TARGET_EXPAND_BUILTIN_SAVEREGS sparc_builtin_saveregs
 463 #undef TARGET_STRICT_ARGUMENT_NAMING
 464 #define TARGET_STRICT_ARGUMENT_NAMING sparc_strict_argument_naming
 465
 466 #undef TARGET_GIMPLIFY_VA_ARG_EXPR
 467 #define TARGET_GIMPLIFY_VA_ARG_EXPR sparc_gimplify_va_arg
 468
 469 #ifdef SUBTARGET_INSERT_ATTRIBUTES
 470 #undef TARGET_INSERT_ATTRIBUTES
 471 #define TARGET_INSERT_ATTRIBUTES SUBTARGET_INSERT_ATTRIBUTES
 472 #endif
 473
 474 #ifdef SUBTARGET_ATTRIBUTE_TABLE
 475 #undef TARGET_ATTRIBUTE_TABLE
 476 #define TARGET_ATTRIBUTE_TABLE sparc_attribute_table
 477 #endif
 478
 479 struct gcc_target targetm = TARGET_INITIALIZER;
 480 \f
 481 /* Validate and override various options, and do some machine dependent
 482    initialization.  */
 483
 484 void
 485 sparc_override_options (void)
 486 {
 487   static struct code_model {
 488     const char *const name;
 489     const int value;
 490   } const cmodels[] = {
 491     { "32", CM_32 },
 492     { "medlow", CM_MEDLOW },
 493     { "medmid", CM_MEDMID },
 494     { "medany", CM_MEDANY },
 495     { "embmedany", CM_EMBMEDANY },
 496     { 0, 0 }
 497   };
 498   const struct code_model *cmodel;
 499   /* Map TARGET_CPU_DEFAULT to value for -m{arch,tune}=.  */
 500   static struct cpu_default {
 501     const int cpu;
 502     const char *const name;
 503   } const cpu_default[] = {
 504     /* There must be one entry here for each TARGET_CPU value.  */
 505     { TARGET_CPU_sparc, "cypress" },
 506     { TARGET_CPU_sparclet, "tsc701" },
 507     { TARGET_CPU_sparclite, "f930" },
 508     { TARGET_CPU_v8, "v8" },
 509     { TARGET_CPU_hypersparc, "hypersparc" },
 510     { TARGET_CPU_sparclite86x, "sparclite86x" },
 511     { TARGET_CPU_supersparc, "supersparc" },
 512     { TARGET_CPU_v9, "v9" },
 513     { TARGET_CPU_ultrasparc, "ultrasparc" },
 514     { TARGET_CPU_ultrasparc3, "ultrasparc3" },
 515     { 0, 0 }
 516   };
 517   const struct cpu_default *def;
 518   /* Table of values for -m{cpu,tune}=.  */
 519   static struct cpu_table {
 520     const char *const name;
 521     const enum processor_type processor;
 522     const int disable;
 523     const int enable;
 524   } const cpu_table[] = {
 525     { "v7",         PROCESSOR_V7, MASK_ISA, 0 },
 526     { "cypress",    PROCESSOR_CYPRESS, MASK_ISA, 0 },
 527     { "v8",         PROCESSOR_V8, MASK_ISA, MASK_V8 },
 528     /* TI TMS390Z55 supersparc */
 529     { "supersparc", PROCESSOR_SUPERSPARC, MASK_ISA, MASK_V8 },
 530     { "sparclite",  PROCESSOR_SPARCLITE, MASK_ISA, MASK_SPARCLITE },
 531     /* The Fujitsu MB86930 is the original sparclite chip, with no fpu.
 532        The Fujitsu MB86934 is the recent sparclite chip, with an fpu.  */
 533     { "f930",       PROCESSOR_F930, MASK_ISA|MASK_FPU, MASK_SPARCLITE },
 534     { "f934",       PROCESSOR_F934, MASK_ISA, MASK_SPARCLITE|MASK_FPU },
 535     { "hypersparc", PROCESSOR_HYPERSPARC, MASK_ISA, MASK_V8|MASK_FPU },
 536     { "sparclite86x",  PROCESSOR_SPARCLITE86X, MASK_ISA|MASK_FPU,
 537       MASK_SPARCLITE },
 538     { "sparclet",   PROCESSOR_SPARCLET, MASK_ISA, MASK_SPARCLET },
 539     /* TEMIC sparclet */
 540     { "tsc701",     PROCESSOR_TSC701, MASK_ISA, MASK_SPARCLET },
 541     { "v9",         PROCESSOR_V9, MASK_ISA, MASK_V9 },
 542     /* TI ultrasparc I, II, IIi */
 543     { "ultrasparc", PROCESSOR_ULTRASPARC, MASK_ISA, MASK_V9
 544     /* Although insns using %y are deprecated, it is a clear win on current
 545        ultrasparcs.  */
 546                                                     |MASK_DEPRECATED_V8_INSNS},
 547     /* TI ultrasparc III */
 548     /* ??? Check if %y issue still holds true in ultra3.  */
 549     { "ultrasparc3", PROCESSOR_ULTRASPARC3, MASK_ISA, MASK_V9|MASK_DEPRECATED_V8_INSNS},
 550     { 0, 0, 0, 0 }
 551   };
 552   const struct cpu_table *cpu;
 553   const struct sparc_cpu_select *sel;
 554   int fpu;
 555
 556 #ifndef SPARC_BI_ARCH
 557   /* Check for unsupported architecture size.  */
 558   if (! TARGET_64BIT != DEFAULT_ARCH32_P)
 559     error ("%s is not supported by this configuration",
 560            DEFAULT_ARCH32_P ? "-m64" : "-m32");
 561 #endif
 562
 563   /* We force all 64bit archs to use 128 bit long double */
 564   if (TARGET_64BIT && ! TARGET_LONG_DOUBLE_128)
 565     {
 566       error ("-mlong-double-64 not allowed with -m64");
 567       target_flags |= MASK_LONG_DOUBLE_128;
 568     }
 569
 570   /* Code model selection.  */
 571   sparc_cmodel = SPARC_DEFAULT_CMODEL;
 572
 573 #ifdef SPARC_BI_ARCH
 574   if (TARGET_ARCH32)
 575     sparc_cmodel = CM_32;
 576 #endif
 577
 578   if (sparc_cmodel_string != NULL)
 579     {
 580       if (TARGET_ARCH64)
 581         {
 582           for (cmodel = &cmodels[0]; cmodel->name; cmodel++)
 583             if (strcmp (sparc_cmodel_string, cmodel->name) == 0)
 584               break;
 585           if (cmodel->name == NULL)
 586             error ("bad value (%s) for -mcmodel= switch", sparc_cmodel_string);
 587           else
 588             sparc_cmodel = cmodel->value;
 589         }
 590       else
 591         error ("-mcmodel= is not supported on 32 bit systems");
 592     }
 593
 594   fpu = TARGET_FPU; /* save current -mfpu status */
 595
 596   /* Set the default CPU.  */
 597   for (def = &cpu_default[0]; def->name; ++def)
 598     if (def->cpu == TARGET_CPU_DEFAULT)
 599       break;
 600   if (! def->name)
 601     abort ();
 602   sparc_select[0].string = def->name;
 603
 604   for (sel = &sparc_select[0]; sel->name; ++sel)
 605     {
 606       if (sel->string)
 607         {
 608           for (cpu = &cpu_table[0]; cpu->name; ++cpu)
 609             if (! strcmp (sel->string, cpu->name))
 610               {
 611                 if (sel->set_tune_p)
 612                   sparc_cpu = cpu->processor;
 613
 614                 if (sel->set_arch_p)
 615                   {
 616                     target_flags &= ~cpu->disable;
 617                     target_flags |= cpu->enable;
 618                   }
 619                 break;
 620               }
 621
 622           if (! cpu->name)
 623             error ("bad value (%s) for %s switch", sel->string, sel->name);
 624         }
 625     }
 626
 627   /* If -mfpu or -mno-fpu was explicitly used, don't override with
 628      the processor default.  Clear MASK_FPU_SET to avoid confusing
 629      the reverse mapping from switch values to names.  */
 630   if (TARGET_FPU_SET)
 631     {
 632       target_flags = (target_flags & ~MASK_FPU) | fpu;
 633       target_flags &= ~MASK_FPU_SET;
 634     }
 635
 636   /* Don't allow -mvis if FPU is disabled.  */
 637   if (! TARGET_FPU)
 638     target_flags &= ~MASK_VIS;
 639
 640   /* -mvis assumes UltraSPARC+, so we are sure v9 instructions
 641      are available.
 642      -m64 also implies v9.  */
 643   if (TARGET_VIS || TARGET_ARCH64)
 644     {
 645       target_flags |= MASK_V9;
 646       target_flags &= ~(MASK_V8 | MASK_SPARCLET | MASK_SPARCLITE);
 647     }
 648
 649   /* Use the deprecated v8 insns for sparc64 in 32 bit mode.  */
 650   if (TARGET_V9 && TARGET_ARCH32)
 651     target_flags |= MASK_DEPRECATED_V8_INSNS;
 652
 653   /* V8PLUS requires V9, makes no sense in 64 bit mode.  */
 654   if (! TARGET_V9 || TARGET_ARCH64)
 655     target_flags &= ~MASK_V8PLUS;
 656
 657   /* Don't use stack biasing in 32 bit mode.  */
 658   if (TARGET_ARCH32)
 659     target_flags &= ~MASK_STACK_BIAS;
 660
 661   /* Supply a default value for align_functions.  */
 662   if (align_functions == 0
 663       && (sparc_cpu == PROCESSOR_ULTRASPARC
 664           || sparc_cpu == PROCESSOR_ULTRASPARC3))
 665     align_functions = 32;
 666
 667   /* Validate PCC_STRUCT_RETURN.  */
 668   if (flag_pcc_struct_return == DEFAULT_PCC_STRUCT_RETURN)
 669     flag_pcc_struct_return = (TARGET_ARCH64 ? 0 : 1);
 670
 671   /* Only use .uaxword when compiling for a 64-bit target.  */
 672   if (!TARGET_ARCH64)
 673     targetm.asm_out.unaligned_op.di = NULL;
 674
 675   /* Do various machine dependent initializations.  */
 676   sparc_init_modes ();
 677
 678   /* Acquire a unique set number for our register saves and restores.  */
 679   sparc_sr_alias_set = new_alias_set ();
 680
 681   /* Set up function hooks.  */
 682   init_machine_status = sparc_init_machine_status;
 683
 684   switch (sparc_cpu)
 685     {
 686     case PROCESSOR_V7:
 687     case PROCESSOR_CYPRESS:
 688       sparc_costs = &cypress_costs;
 689       break;
 690     case PROCESSOR_V8:
 691     case PROCESSOR_SPARCLITE:
 692     case PROCESSOR_SUPERSPARC:
 693       sparc_costs = &supersparc_costs;
 694       break;
 695     case PROCESSOR_F930:
 696     case PROCESSOR_F934:
 697     case PROCESSOR_HYPERSPARC:
 698     case PROCESSOR_SPARCLITE86X:
 699       sparc_costs = &hypersparc_costs;
 700       break;
 701     case PROCESSOR_SPARCLET:
 702     case PROCESSOR_TSC701:
 703       sparc_costs = &sparclet_costs;
 704       break;
 705     case PROCESSOR_V9:
 706     case PROCESSOR_ULTRASPARC:
 707       sparc_costs = &ultrasparc_costs;
 708       break;
 709     case PROCESSOR_ULTRASPARC3:
 710       sparc_costs = &ultrasparc3_costs;
 711       break;
 712     };
 713 }
 714 \f
 715 #ifdef SUBTARGET_ATTRIBUTE_TABLE
 716 /* Table of valid machine attributes.  */
 717 const struct attribute_spec sparc_attribute_table[] =
 718 {
 719   /* { name, min_len, max_len, decl_req, type_req, fn_type_req, handler } */
 720   SUBTARGET_ATTRIBUTE_TABLE,
 721   { NULL,        0, 0, false, false, false, NULL }
 722 };
 723 #endif
 724 \f
 725 /* Miscellaneous utilities.  */
 726
 727 /* Nonzero if CODE, a comparison, is suitable for use in v9 conditional move
 728    or branch on register contents instructions.  */
 729
 730 int
 731 v9_regcmp_p (enum rtx_code code)
 732 {
 733   return (code == EQ || code == NE || code == GE || code == LT
 734           || code == LE || code == GT);
 735 }
 736
 737 \f
 738 /* Operand constraints.  */
 739
 740 /* Return nonzero only if OP is a register of mode MODE,
 741    or const0_rtx.  */
 742
 743 int
 744 reg_or_0_operand (rtx op, enum machine_mode mode)
 745 {
 746   if (register_operand (op, mode))
 747     return 1;
 748   if (op == const0_rtx)
 749     return 1;
 750   if (GET_MODE (op) == VOIDmode && GET_CODE (op) == CONST_DOUBLE
 751       && CONST_DOUBLE_HIGH (op) == 0
 752       && CONST_DOUBLE_LOW (op) == 0)
 753     return 1;
 754   if (fp_zero_operand (op, mode))
 755     return 1;
 756   return 0;
 757 }
 758
 759 /* Return nonzero only if OP is const1_rtx.  */
 760
 761 int
 762 const1_operand (rtx op, enum machine_mode mode ATTRIBUTE_UNUSED)
 763 {
 764   return op == const1_rtx;
 765 }
 766
 767 /* Nonzero if OP is a floating point value with value 0.0.  */
 768
 769 int
 770 fp_zero_operand (rtx op, enum machine_mode mode)
 771 {
 772   if (GET_MODE_CLASS (GET_MODE (op)) != MODE_FLOAT)
 773     return 0;
 774   return op == CONST0_RTX (mode);
 775 }
 776
 777 /* Nonzero if OP is a register operand in floating point register.  */
 778
 779 int
 780 fp_register_operand (rtx op, enum machine_mode mode)
 781 {
 782   if (! register_operand (op, mode))
 783     return 0;
 784   if (GET_CODE (op) == SUBREG)
 785     op = SUBREG_REG (op);
 786   return GET_CODE (op) == REG && SPARC_FP_REG_P (REGNO (op));
 787 }
 788
 789 /* Nonzero if OP is a floating point constant which can
 790    be loaded into an integer register using a single
 791    sethi instruction.  */
 792
 793 int
 794 fp_sethi_p (rtx op)
 795 {
 796   if (GET_CODE (op) == CONST_DOUBLE)
 797     {
 798       REAL_VALUE_TYPE r;
 799       long i;
 800
 801       REAL_VALUE_FROM_CONST_DOUBLE (r, op);
 802       if (REAL_VALUES_EQUAL (r, dconst0) &&
 803           ! REAL_VALUE_MINUS_ZERO (r))
 804         return 0;
 805       REAL_VALUE_TO_TARGET_SINGLE (r, i);
 806       if (SPARC_SETHI_P (i))
 807         return 1;
 808     }
 809
 810   return 0;
 811 }
 812
 813 /* Nonzero if OP is a floating point constant which can
 814    be loaded into an integer register using a single
 815    mov instruction.  */
 816
 817 int
 818 fp_mov_p (rtx op)
 819 {
 820   if (GET_CODE (op) == CONST_DOUBLE)
 821     {
 822       REAL_VALUE_TYPE r;
 823       long i;
 824
 825       REAL_VALUE_FROM_CONST_DOUBLE (r, op);
 826       if (REAL_VALUES_EQUAL (r, dconst0) &&
 827           ! REAL_VALUE_MINUS_ZERO (r))
 828         return 0;
 829       REAL_VALUE_TO_TARGET_SINGLE (r, i);
 830       if (SPARC_SIMM13_P (i))
 831         return 1;
 832     }
 833
 834   return 0;
 835 }
 836
 837 /* Nonzero if OP is a floating point constant which can
 838    be loaded into an integer register using a high/losum
 839    instruction sequence.  */
 840
 841 int
 842 fp_high_losum_p (rtx op)
 843 {
 844   /* The constraints calling this should only be in
 845      SFmode move insns, so any constant which cannot
 846      be moved using a single insn will do.  */
 847   if (GET_CODE (op) == CONST_DOUBLE)
 848     {
 849       REAL_VALUE_TYPE r;
 850       long i;
 851
 852       REAL_VALUE_FROM_CONST_DOUBLE (r, op);
 853       if (REAL_VALUES_EQUAL (r, dconst0) &&
 854           ! REAL_VALUE_MINUS_ZERO (r))
 855         return 0;
 856       REAL_VALUE_TO_TARGET_SINGLE (r, i);
 857       if (! SPARC_SETHI_P (i)
 858           && ! SPARC_SIMM13_P (i))
 859         return 1;
 860     }
 861
 862   return 0;
 863 }
 864
 865 /* Nonzero if OP is an integer register.  */
 866
 867 int
 868 intreg_operand (rtx op, enum machine_mode mode ATTRIBUTE_UNUSED)
 869 {
 870   return (register_operand (op, SImode)
 871           || (TARGET_ARCH64 && register_operand (op, DImode)));
 872 }
 873
 874 /* Nonzero if OP is a floating point condition code register.  */
 875
 876 int
 877 fcc_reg_operand (rtx op, enum machine_mode mode)
 878 {
 879   /* This can happen when recog is called from combine.  Op may be a MEM.
 880      Fail instead of calling abort in this case.  */
 881   if (GET_CODE (op) != REG)
 882     return 0;
 883
 884   if (mode != VOIDmode && mode != GET_MODE (op))
 885     return 0;
 886   if (mode == VOIDmode
 887       && (GET_MODE (op) != CCFPmode && GET_MODE (op) != CCFPEmode))
 888     return 0;
 889
 890 #if 0   /* ??? ==> 1 when %fcc0-3 are pseudos first.  See gen_compare_reg().  */
 891   if (reg_renumber == 0)
 892     return REGNO (op) >= FIRST_PSEUDO_REGISTER;
 893   return REGNO_OK_FOR_CCFP_P (REGNO (op));
 894 #else
 895   return (unsigned) REGNO (op) - SPARC_FIRST_V9_FCC_REG < 4;
 896 #endif
 897 }
 898
 899 /* Nonzero if OP is a floating point condition code fcc0 register.  */
 900
 901 int
 902 fcc0_reg_operand (rtx op, enum machine_mode mode)
 903 {
 904   /* This can happen when recog is called from combine.  Op may be a MEM.
 905      Fail instead of calling abort in this case.  */
 906   if (GET_CODE (op) != REG)
 907     return 0;
 908
 909   if (mode != VOIDmode && mode != GET_MODE (op))
 910     return 0;
 911   if (mode == VOIDmode
 912       && (GET_MODE (op) != CCFPmode && GET_MODE (op) != CCFPEmode))
 913     return 0;
 914
 915   return REGNO (op) == SPARC_FCC_REG;
 916 }
 917
 918 /* Nonzero if OP is an integer or floating point condition code register.  */
 919
 920 int
 921 icc_or_fcc_reg_operand (rtx op, enum machine_mode mode)
 922 {
 923   if (GET_CODE (op) == REG && REGNO (op) == SPARC_ICC_REG)
 924     {
 925       if (mode != VOIDmode && mode != GET_MODE (op))
 926         return 0;
 927       if (mode == VOIDmode
 928           && GET_MODE (op) != CCmode && GET_MODE (op) != CCXmode)
 929         return 0;
 930       return 1;
 931     }
 932
 933   return fcc_reg_operand (op, mode);
 934 }
 935
 936 /* Call insn on SPARC can take a PC-relative constant address, or any regular
 937    memory address.  */
 938
 939 int
 940 call_operand (rtx op, enum machine_mode mode)
 941 {
 942   if (GET_CODE (op) != MEM)
 943     abort ();
 944   op = XEXP (op, 0);
 945   return (symbolic_operand (op, mode) || memory_address_p (Pmode, op));
 946 }
 947
 948 int
 949 call_operand_address (rtx op, enum machine_mode mode)
 950 {
 951   return (symbolic_operand (op, mode) || memory_address_p (Pmode, op));
 952 }
 953
 954 /* If OP is a SYMBOL_REF of a thread-local symbol, return its TLS mode,
 955    otherwise return 0.  */
 956
 957 int
 958 tls_symbolic_operand (rtx op)
 959 {
 960   if (GET_CODE (op) != SYMBOL_REF)
 961     return 0;
 962   return SYMBOL_REF_TLS_MODEL (op);
 963 }
 964
 965 int
 966 tgd_symbolic_operand (rtx op, enum machine_mode mode ATTRIBUTE_UNUSED)
 967 {
 968   return tls_symbolic_operand (op) == TLS_MODEL_GLOBAL_DYNAMIC;
 969 }
 970
 971 int
 972 tld_symbolic_operand (rtx op, enum machine_mode mode ATTRIBUTE_UNUSED)
 973 {
 974   return tls_symbolic_operand (op) == TLS_MODEL_LOCAL_DYNAMIC;
 975 }
 976
 977 int
 978 tie_symbolic_operand (rtx op, enum machine_mode mode ATTRIBUTE_UNUSED)
 979 {
 980   return tls_symbolic_operand (op) == TLS_MODEL_INITIAL_EXEC;
 981 }
 982
 983 int
 984 tle_symbolic_operand (rtx op, enum machine_mode mode ATTRIBUTE_UNUSED)
 985 {
 986   return tls_symbolic_operand (op) == TLS_MODEL_LOCAL_EXEC;
 987 }
 988
 989 /* Returns 1 if OP is either a symbol reference or a sum of a symbol
 990    reference and a constant.  */
 991
 992 int
 993 symbolic_operand (register rtx op, enum machine_mode mode)
 994 {
 995   enum machine_mode omode = GET_MODE (op);
 996
 997   if (omode != mode && omode != VOIDmode && mode != VOIDmode)
 998     return 0;
 999
1000   switch (GET_CODE (op))
1001     {
1002     case SYMBOL_REF:
1003       return !SYMBOL_REF_TLS_MODEL (op);
1004
1005     case LABEL_REF:
1006       return 1;
1007
1008     case CONST:
1009       op = XEXP (op, 0);
1010       return (((GET_CODE (XEXP (op, 0)) == SYMBOL_REF
1011                 && !SYMBOL_REF_TLS_MODEL (XEXP (op, 0)))
1012                || GET_CODE (XEXP (op, 0)) == LABEL_REF)
1013               && GET_CODE (XEXP (op, 1)) == CONST_INT);
1014
1015     default:
1016       return 0;
1017     }
1018 }
1019
1020 /* Return truth value of statement that OP is a symbolic memory
1021    operand of mode MODE.  */
1022
1023 int
1024 symbolic_memory_operand (rtx op, enum machine_mode mode ATTRIBUTE_UNUSED)
1025 {
1026   if (GET_CODE (op) == SUBREG)
1027     op = SUBREG_REG (op);
1028   if (GET_CODE (op) != MEM)
1029     return 0;
1030   op = XEXP (op, 0);
1031   return ((GET_CODE (op) == SYMBOL_REF && !SYMBOL_REF_TLS_MODEL (op))
1032           || GET_CODE (op) == CONST || GET_CODE (op) == HIGH
1033           || GET_CODE (op) == LABEL_REF);
1034 }
1035
1036 /* Return truth value of statement that OP is a LABEL_REF of mode MODE.  */
1037
1038 int
1039 label_ref_operand (rtx op, enum machine_mode mode)
1040 {
1041   if (GET_CODE (op) != LABEL_REF)
1042     return 0;
1043   if (GET_MODE (op) != mode)
1044     return 0;
1045   return 1;
1046 }
1047
1048 /* Return 1 if the operand is an argument used in generating pic references
1049    in either the medium/low or medium/anywhere code models of sparc64.  */
1050
1051 int
1052 sp64_medium_pic_operand (rtx op, enum machine_mode mode ATTRIBUTE_UNUSED)
1053 {
1054   /* Check for (const (minus (symbol_ref:GOT)
1055                              (const (minus (label) (pc))))).  */
1056   if (GET_CODE (op) != CONST)
1057     return 0;
1058   op = XEXP (op, 0);
1059   if (GET_CODE (op) != MINUS)
1060     return 0;
1061   if (GET_CODE (XEXP (op, 0)) != SYMBOL_REF)
1062     return 0;
1063   /* ??? Ensure symbol is GOT.  */
1064   if (GET_CODE (XEXP (op, 1)) != CONST)
1065     return 0;
1066   if (GET_CODE (XEXP (XEXP (op, 1), 0)) != MINUS)
1067     return 0;
1068   return 1;
1069 }
1070
1071 /* Return 1 if the operand is a data segment reference.  This includes
1072    the readonly data segment, or in other words anything but the text segment.
1073    This is needed in the medium/anywhere code model on v9.  These values
1074    are accessed with EMBMEDANY_BASE_REG.  */
1075
1076 int
1077 data_segment_operand (rtx op, enum machine_mode mode ATTRIBUTE_UNUSED)
1078 {
1079   switch (GET_CODE (op))
1080     {
1081     case SYMBOL_REF :
1082       return ! SYMBOL_REF_FUNCTION_P (op);
1083     case PLUS :
1084       /* Assume canonical format of symbol + constant.
1085          Fall through.  */
1086     case CONST :
1087       return data_segment_operand (XEXP (op, 0), VOIDmode);
1088     default :
1089       return 0;
1090     }
1091 }
1092
1093 /* Return 1 if the operand is a text segment reference.
1094    This is needed in the medium/anywhere code model on v9.  */
1095
1096 int
1097 text_segment_operand (rtx op, enum machine_mode mode ATTRIBUTE_UNUSED)
1098 {
1099   switch (GET_CODE (op))
1100     {
1101     case LABEL_REF :
1102       return 1;
1103     case SYMBOL_REF :
1104       return SYMBOL_REF_FUNCTION_P (op);
1105     case PLUS :
1106       /* Assume canonical format of symbol + constant.
1107          Fall through.  */
1108     case CONST :
1109       return text_segment_operand (XEXP (op, 0), VOIDmode);
1110     default :
1111       return 0;
1112     }
1113 }
1114
1115 /* Return 1 if the operand is either a register or a memory operand that is
1116    not symbolic.  */
1117
1118 int
1119 reg_or_nonsymb_mem_operand (register rtx op, enum machine_mode mode)
1120 {
1121   if (register_operand (op, mode))
1122     return 1;
1123
1124   if (memory_operand (op, mode) && ! symbolic_memory_operand (op, mode))
1125     return 1;
1126
1127   return 0;
1128 }
1129
1130 int
1131 splittable_symbolic_memory_operand (rtx op,
1132                                     enum machine_mode mode ATTRIBUTE_UNUSED)
1133 {
1134   if (GET_CODE (op) != MEM)
1135     return 0;
1136   if (! symbolic_operand (XEXP (op, 0), Pmode))
1137     return 0;
1138   return 1;
1139 }
1140
1141 int
1142 splittable_immediate_memory_operand (rtx op,
1143                                      enum machine_mode mode ATTRIBUTE_UNUSED)
1144 {
1145   if (GET_CODE (op) != MEM)
1146     return 0;
1147   if (! immediate_operand (XEXP (op, 0), Pmode))
1148     return 0;
1149   return 1;
1150 }
1151
1152 /* Return truth value of whether OP is EQ or NE.  */
1153
1154 int
1155 eq_or_neq (rtx op, enum machine_mode mode ATTRIBUTE_UNUSED)
1156 {
1157   return (GET_CODE (op) == EQ || GET_CODE (op) == NE);
1158 }
1159
1160 /* Return 1 if this is a comparison operator, but not an EQ, NE, GEU,
1161    or LTU for non-floating-point.  We handle those specially.  */
1162
1163 int
1164 normal_comp_operator (rtx op, enum machine_mode mode ATTRIBUTE_UNUSED)
1165 {
1166   enum rtx_code code;
1167
1168   if (!COMPARISON_P (op))
1169     return 0;
1170
1171   if (GET_MODE (XEXP (op, 0)) == CCFPmode
1172       || GET_MODE (XEXP (op, 0)) == CCFPEmode)
1173     return 1;
1174
1175   code = GET_CODE (op);
1176   return (code != NE && code != EQ && code != GEU && code != LTU);
1177 }
1178
1179 /* Return 1 if this is a comparison operator.  This allows the use of
1180    MATCH_OPERATOR to recognize all the branch insns.  */
1181
1182 int
1183 noov_compare_op (rtx op, enum machine_mode mode ATTRIBUTE_UNUSED)
1184 {
1185   enum rtx_code code;
1186
1187   if (!COMPARISON_P (op))
1188     return 0;
1189
1190   code = GET_CODE (op);
1191   if (GET_MODE (XEXP (op, 0)) == CC_NOOVmode
1192       || GET_MODE (XEXP (op, 0)) == CCX_NOOVmode)
1193     /* These are the only branches which work with CC_NOOVmode.  */
1194     return (code == EQ || code == NE || code == GE || code == LT);
1195   return 1;
1196 }
1197
1198 /* Return 1 if this is a 64-bit comparison operator.  This allows the use of
1199    MATCH_OPERATOR to recognize all the branch insns.  */
1200
1201 int
1202 noov_compare64_op (register rtx op, enum machine_mode mode ATTRIBUTE_UNUSED)
1203 {
1204   enum rtx_code code;
1205
1206   if (! TARGET_V9)
1207     return 0;
1208
1209   if (!COMPARISON_P (op))
1210     return 0;
1211
1212   code = GET_CODE (op);
1213   if (GET_MODE (XEXP (op, 0)) == CCX_NOOVmode)
1214     /* These are the only branches which work with CCX_NOOVmode.  */
1215     return (code == EQ || code == NE || code == GE || code == LT);
1216   return (GET_MODE (XEXP (op, 0)) == CCXmode);
1217 }
1218
1219 /* Nonzero if OP is a comparison operator suitable for use in v9
1220    conditional move or branch on register contents instructions.  */
1221
1222 int
1223 v9_regcmp_op (rtx op, enum machine_mode mode ATTRIBUTE_UNUSED)
1224 {
1225   enum rtx_code code;
1226
1227   if (!COMPARISON_P (op))
1228     return 0;
1229
1230   code = GET_CODE (op);
1231   return v9_regcmp_p (code);
1232 }
1233
1234 /* Return 1 if this is a SIGN_EXTEND or ZERO_EXTEND operation.  */
1235
1236 int
1237 extend_op (rtx op, enum machine_mode mode ATTRIBUTE_UNUSED)
1238 {
1239   return GET_CODE (op) == SIGN_EXTEND || GET_CODE (op) == ZERO_EXTEND;
1240 }
1241
1242 /* Return nonzero if OP is an operator of mode MODE which can set
1243    the condition codes explicitly.  We do not include PLUS and MINUS
1244    because these require CC_NOOVmode, which we handle explicitly.  */
1245
1246 int
1247 cc_arithop (rtx op, enum machine_mode mode ATTRIBUTE_UNUSED)
1248 {
1249   if (GET_CODE (op) == AND
1250       || GET_CODE (op) == IOR
1251       || GET_CODE (op) == XOR)
1252     return 1;
1253
1254   return 0;
1255 }
1256
1257 /* Return nonzero if OP is an operator of mode MODE which can bitwise
1258    complement its second operand and set the condition codes explicitly.  */
1259
1260 int
1261 cc_arithopn (rtx op, enum machine_mode mode ATTRIBUTE_UNUSED)
1262 {
1263   /* XOR is not here because combine canonicalizes (xor (not ...) ...)
1264      and (xor ... (not ...)) to (not (xor ...)).  */
1265   return (GET_CODE (op) == AND
1266           || GET_CODE (op) == IOR);
1267 }
1268 \f
1269 /* Return true if OP is a register, or is a CONST_INT that can fit in a
1270    signed 13 bit immediate field.  This is an acceptable SImode operand for
1271    most 3 address instructions.  */
1272
1273 int
1274 arith_operand (rtx op, enum machine_mode mode)
1275 {
1276   if (register_operand (op, mode))
1277     return 1;
1278   if (GET_CODE (op) != CONST_INT)
1279     return 0;
1280   return SMALL_INT32 (op);
1281 }
1282
1283 /* Return true if OP is a constant 4096  */
1284
1285 int
1286 arith_4096_operand (rtx op, enum machine_mode mode ATTRIBUTE_UNUSED)
1287 {
1288   if (GET_CODE (op) != CONST_INT)
1289     return 0;
1290   else
1291     return INTVAL (op) == 4096;
1292 }
1293
1294 /* Return true if OP is suitable as second operand for add/sub */
1295
1296 int
1297 arith_add_operand (rtx op, enum machine_mode mode)
1298 {
1299   return arith_operand (op, mode) || arith_4096_operand (op, mode);
1300 }
1301
1302 /* Return true if OP is a CONST_INT or a CONST_DOUBLE which can fit in the
1303    immediate field of OR and XOR instructions.  Used for 64-bit
1304    constant formation patterns.  */
1305 int
1306 const64_operand (rtx op, enum machine_mode mode ATTRIBUTE_UNUSED)
1307 {
1308   return ((GET_CODE (op) == CONST_INT
1309            && SPARC_SIMM13_P (INTVAL (op)))
1310 #if HOST_BITS_PER_WIDE_INT != 64
1311           || (GET_CODE (op) == CONST_DOUBLE
1312               && SPARC_SIMM13_P (CONST_DOUBLE_LOW (op))
1313               && (CONST_DOUBLE_HIGH (op) ==
1314                   ((CONST_DOUBLE_LOW (op) & 0x80000000) != 0 ?
1315                    (HOST_WIDE_INT)-1 : 0)))
1316 #endif
1317           );
1318 }
1319
1320 /* The same, but only for sethi instructions.  */
1321 int
1322 const64_high_operand (rtx op, enum machine_mode mode)
1323 {
1324   return ((GET_CODE (op) == CONST_INT
1325            && (INTVAL (op) & ~(HOST_WIDE_INT)0x3ff) != 0
1326            && SPARC_SETHI_P (INTVAL (op) & GET_MODE_MASK (mode))
1327            )
1328           || (GET_CODE (op) == CONST_DOUBLE
1329               && CONST_DOUBLE_HIGH (op) == 0
1330               && (CONST_DOUBLE_LOW (op) & ~(HOST_WIDE_INT)0x3ff) != 0
1331               && SPARC_SETHI_P (CONST_DOUBLE_LOW (op))));
1332 }
1333
1334 /* Return true if OP is a register, or is a CONST_INT that can fit in a
1335    signed 11 bit immediate field.  This is an acceptable SImode operand for
1336    the movcc instructions.  */
1337
1338 int
1339 arith11_operand (rtx op, enum machine_mode mode)
1340 {
1341   return (register_operand (op, mode)
1342           || (GET_CODE (op) == CONST_INT && SPARC_SIMM11_P (INTVAL (op))));
1343 }
1344
1345 /* Return true if OP is a register, or is a CONST_INT that can fit in a
1346    signed 10 bit immediate field.  This is an acceptable SImode operand for
1347    the movrcc instructions.  */
1348
1349 int
1350 arith10_operand (rtx op, enum machine_mode mode)
1351 {
1352   return (register_operand (op, mode)
1353           || (GET_CODE (op) == CONST_INT && SPARC_SIMM10_P (INTVAL (op))));
1354 }
1355
1356 /* Return true if OP is a register, is a CONST_INT that fits in a 13 bit
1357    immediate field, or is a CONST_DOUBLE whose both parts fit in a 13 bit
1358    immediate field.
1359    ARCH64: Return true if OP is a register, or is a CONST_INT or CONST_DOUBLE that
1360    can fit in a 13 bit immediate field.  This is an acceptable DImode operand
1361    for most 3 address instructions.  */
1362
1363 int
1364 arith_double_operand (rtx op, enum machine_mode mode)
1365 {
1366   return (register_operand (op, mode)
1367           || (GET_CODE (op) == CONST_INT && SMALL_INT (op))
1368           || (! TARGET_ARCH64
1369               && GET_CODE (op) == CONST_DOUBLE
1370               && (unsigned HOST_WIDE_INT) (CONST_DOUBLE_LOW (op) + 0x1000) < 0x2000
1371               && (unsigned HOST_WIDE_INT) (CONST_DOUBLE_HIGH (op) + 0x1000) < 0x2000)
1372           || (TARGET_ARCH64
1373               && GET_CODE (op) == CONST_DOUBLE
1374               && (unsigned HOST_WIDE_INT) (CONST_DOUBLE_LOW (op) + 0x1000) < 0x2000
1375               && ((CONST_DOUBLE_HIGH (op) == -1
1376                    && (CONST_DOUBLE_LOW (op) & 0x1000) == 0x1000)
1377                   || (CONST_DOUBLE_HIGH (op) == 0
1378                       && (CONST_DOUBLE_LOW (op) & 0x1000) == 0))));
1379 }
1380
1381 /* Return true if OP is a constant 4096 for DImode on ARCH64 */
1382
1383 int
1384 arith_double_4096_operand (rtx op, enum machine_mode mode ATTRIBUTE_UNUSED)
1385 {
1386   return (TARGET_ARCH64 &&
1387           ((GET_CODE (op) == CONST_INT && INTVAL (op) == 4096) ||
1388            (GET_CODE (op) == CONST_DOUBLE &&
1389             CONST_DOUBLE_LOW (op) == 4096 &&
1390             CONST_DOUBLE_HIGH (op) == 0)));
1391 }
1392
1393 /* Return true if OP is suitable as second operand for add/sub in DImode */
1394
1395 int
1396 arith_double_add_operand (rtx op, enum machine_mode mode)
1397 {
1398   return arith_double_operand (op, mode) || arith_double_4096_operand (op, mode);
1399 }
1400
1401 /* Return true if OP is a register, or is a CONST_INT or CONST_DOUBLE that
1402    can fit in an 11 bit immediate field.  This is an acceptable DImode
1403    operand for the movcc instructions.  */
1404 /* ??? Replace with arith11_operand?  */
1405
1406 int
1407 arith11_double_operand (rtx op, enum machine_mode mode)
1408 {
1409   return (register_operand (op, mode)
1410           || (GET_CODE (op) == CONST_DOUBLE
1411               && (GET_MODE (op) == mode || GET_MODE (op) == VOIDmode)
1412               && (unsigned HOST_WIDE_INT) (CONST_DOUBLE_LOW (op) + 0x400) < 0x800
1413               && ((CONST_DOUBLE_HIGH (op) == -1
1414                    && (CONST_DOUBLE_LOW (op) & 0x400) == 0x400)
1415                   || (CONST_DOUBLE_HIGH (op) == 0
1416                       && (CONST_DOUBLE_LOW (op) & 0x400) == 0)))
1417           || (GET_CODE (op) == CONST_INT
1418               && (GET_MODE (op) == mode || GET_MODE (op) == VOIDmode)
1419               && (unsigned HOST_WIDE_INT) (INTVAL (op) + 0x400) < 0x800));
1420 }
1421
1422 /* Return true if OP is a register, or is a CONST_INT or CONST_DOUBLE that
1423    can fit in an 10 bit immediate field.  This is an acceptable DImode
1424    operand for the movrcc instructions.  */
1425 /* ??? Replace with arith10_operand?  */
1426
1427 int
1428 arith10_double_operand (rtx op, enum machine_mode mode)
1429 {
1430   return (register_operand (op, mode)
1431           || (GET_CODE (op) == CONST_DOUBLE
1432               && (GET_MODE (op) == mode || GET_MODE (op) == VOIDmode)
1433               && (unsigned) (CONST_DOUBLE_LOW (op) + 0x200) < 0x400
1434               && ((CONST_DOUBLE_HIGH (op) == -1
1435                    && (CONST_DOUBLE_LOW (op) & 0x200) == 0x200)
1436                   || (CONST_DOUBLE_HIGH (op) == 0
1437                       && (CONST_DOUBLE_LOW (op) & 0x200) == 0)))
1438           || (GET_CODE (op) == CONST_INT
1439               && (GET_MODE (op) == mode || GET_MODE (op) == VOIDmode)
1440               && (unsigned HOST_WIDE_INT) (INTVAL (op) + 0x200) < 0x400));
1441 }
1442
1443 /* Return truth value of whether OP is an integer which fits the
1444    range constraining immediate operands in most three-address insns,
1445    which have a 13 bit immediate field.  */
1446
1447 int
1448 small_int (rtx op, enum machine_mode mode ATTRIBUTE_UNUSED)
1449 {
1450   return (GET_CODE (op) == CONST_INT && SMALL_INT (op));
1451 }
1452
1453 int
1454 small_int_or_double (rtx op, enum machine_mode mode ATTRIBUTE_UNUSED)
1455 {
1456   return ((GET_CODE (op) == CONST_INT && SMALL_INT (op))
1457           || (GET_CODE (op) == CONST_DOUBLE
1458               && CONST_DOUBLE_HIGH (op) == 0
1459               && SPARC_SIMM13_P (CONST_DOUBLE_LOW (op))));
1460 }
1461
1462 /* Recognize operand values for the umul instruction.  That instruction sign
1463    extends immediate values just like all other sparc instructions, but
1464    interprets the extended result as an unsigned number.  */
1465
1466 int
1467 uns_small_int (rtx op, enum machine_mode mode ATTRIBUTE_UNUSED)
1468 {
1469 #if HOST_BITS_PER_WIDE_INT > 32
1470   /* All allowed constants will fit a CONST_INT.  */
1471   return (GET_CODE (op) == CONST_INT
1472           && ((INTVAL (op) >= 0 && INTVAL (op) < 0x1000)
1473               || (INTVAL (op) >= 0xFFFFF000
1474                   && INTVAL (op) <= 0xFFFFFFFF)));
1475 #else
1476   return ((GET_CODE (op) == CONST_INT && (unsigned) INTVAL (op) < 0x1000)
1477           || (GET_CODE (op) == CONST_DOUBLE
1478               && CONST_DOUBLE_HIGH (op) == 0
1479               && (unsigned) CONST_DOUBLE_LOW (op) - 0xFFFFF000 < 0x1000));
1480 #endif
1481 }
1482
1483 int
1484 uns_arith_operand (rtx op, enum machine_mode mode)
1485 {
1486   return register_operand (op, mode) || uns_small_int (op, mode);
1487 }
1488
1489 /* Return truth value of statement that OP is a call-clobbered register.  */
1490 int
1491 clobbered_register (rtx op, enum machine_mode mode ATTRIBUTE_UNUSED)
1492 {
1493   return (GET_CODE (op) == REG && call_used_regs[REGNO (op)]);
1494 }
1495
1496 /* Return 1 if OP is a valid operand for the source of a move insn.  */
1497
1498 int
1499 input_operand (rtx op, enum machine_mode mode)
1500 {
1501   /* If both modes are non-void they must be the same.  */
1502   if (mode != VOIDmode && GET_MODE (op) != VOIDmode && mode != GET_MODE (op))
1503     return 0;
1504
1505   /* Allow any one instruction integer constant, and all CONST_INT
1506      variants when we are working in DImode and !arch64.  */
1507   if (GET_MODE_CLASS (mode) == MODE_INT
1508       && ((GET_CODE (op) == CONST_INT
1509            && (SPARC_SETHI_P (INTVAL (op) & GET_MODE_MASK (mode))
1510                || SPARC_SIMM13_P (INTVAL (op))
1511                || (mode == DImode
1512                    && ! TARGET_ARCH64)))
1513           || (TARGET_ARCH64
1514               && GET_CODE (op) == CONST_DOUBLE
1515               && ((CONST_DOUBLE_HIGH (op) == 0
1516                    && SPARC_SETHI_P (CONST_DOUBLE_LOW (op)))
1517                   ||
1518 #if HOST_BITS_PER_WIDE_INT == 64
1519                   (CONST_DOUBLE_HIGH (op) == 0
1520                    && SPARC_SIMM13_P (CONST_DOUBLE_LOW (op)))
1521 #else
1522                   (SPARC_SIMM13_P (CONST_DOUBLE_LOW (op))
1523                    && (((CONST_DOUBLE_LOW (op) & 0x80000000) == 0
1524                         && CONST_DOUBLE_HIGH (op) == 0)
1525                        || (CONST_DOUBLE_HIGH (op) == -1
1526                            && CONST_DOUBLE_LOW (op) & 0x80000000) != 0))
1527 #endif
1528                   ))))
1529     return 1;
1530
1531   /* If !arch64 and this is a DImode const, allow it so that
1532      the splits can be generated.  */
1533   if (! TARGET_ARCH64
1534       && mode == DImode
1535       && GET_CODE (op) == CONST_DOUBLE)
1536     return 1;
1537
1538   if (register_operand (op, mode))
1539     return 1;
1540
1541   if (GET_MODE_CLASS (mode) == MODE_FLOAT
1542       && GET_CODE (op) == CONST_DOUBLE)
1543     return 1;
1544
1545   /* If this is a SUBREG, look inside so that we handle
1546      paradoxical ones.  */
1547   if (GET_CODE (op) == SUBREG)
1548     op = SUBREG_REG (op);
1549
1550   /* Check for valid MEM forms.  */
1551   if (GET_CODE (op) == MEM)
1552     return memory_address_p (mode, XEXP (op, 0));
1553
1554   return 0;
1555 }
1556
1557 /* Return 1 if OP is valid for the lhs of a compare insn.  */
1558
1559 int
1560 compare_operand (rtx op, enum machine_mode mode)
1561 {
1562   if (GET_CODE (op) == ZERO_EXTRACT)
1563     return (register_operand (XEXP (op, 0), mode)
1564             && small_int_or_double (XEXP (op, 1), mode)
1565             && small_int_or_double (XEXP (op, 2), mode)
1566             /* This matches cmp_zero_extract.  */
1567             && ((mode == SImode
1568                  && ((GET_CODE (XEXP (op, 2)) == CONST_INT
1569                       && INTVAL (XEXP (op, 2)) > 19)
1570                      || (GET_CODE (XEXP (op, 2)) == CONST_DOUBLE
1571                          && CONST_DOUBLE_LOW (XEXP (op, 2)) > 19)))
1572                 /* This matches cmp_zero_extract_sp64.  */
1573                 || (mode == DImode
1574                     && TARGET_ARCH64
1575                     && ((GET_CODE (XEXP (op, 2)) == CONST_INT
1576                          && INTVAL (XEXP (op, 2)) > 51)
1577                         || (GET_CODE (XEXP (op, 2)) == CONST_DOUBLE
1578                             && CONST_DOUBLE_LOW (XEXP (op, 2)) > 51)))));
1579   else
1580     return register_operand (op, mode);
1581 }
1582
1583 \f
1584 /* We know it can't be done in one insn when we get here,
1585    the movsi expander guarantees this.  */
1586 void
1587 sparc_emit_set_const32 (rtx op0, rtx op1)
1588 {
1589   enum machine_mode mode = GET_MODE (op0);
1590   rtx temp;
1591
1592   if (GET_CODE (op1) == CONST_INT)
1593     {
1594       HOST_WIDE_INT value = INTVAL (op1);
1595
1596       if (SPARC_SETHI_P (value & GET_MODE_MASK (mode))
1597           || SPARC_SIMM13_P (value))
1598         abort ();
1599     }
1600
1601   /* Full 2-insn decomposition is needed.  */
1602   if (reload_in_progress || reload_completed)
1603     temp = op0;
1604   else
1605     temp = gen_reg_rtx (mode);
1606
1607   if (GET_CODE (op1) == CONST_INT)
1608     {
1609       /* Emit them as real moves instead of a HIGH/LO_SUM,
1610          this way CSE can see everything and reuse intermediate
1611          values if it wants.  */
1612       if (TARGET_ARCH64
1613           && HOST_BITS_PER_WIDE_INT != 64
1614           && (INTVAL (op1) & 0x80000000) != 0)
1615         emit_insn (gen_rtx_SET
1616                    (VOIDmode, temp,
1617                     immed_double_const (INTVAL (op1) & ~(HOST_WIDE_INT)0x3ff,
1618                                         0, DImode)));
1619       else
1620         emit_insn (gen_rtx_SET (VOIDmode, temp,
1621                                 GEN_INT (INTVAL (op1)
1622                                          & ~(HOST_WIDE_INT)0x3ff)));
1623
1624       emit_insn (gen_rtx_SET (VOIDmode,
1625                               op0,
1626                               gen_rtx_IOR (mode, temp,
1627                                            GEN_INT (INTVAL (op1) & 0x3ff))));
1628     }
1629   else
1630     {
1631       /* A symbol, emit in the traditional way.  */
1632       emit_insn (gen_rtx_SET (VOIDmode, temp,
1633                               gen_rtx_HIGH (mode, op1)));
1634       emit_insn (gen_rtx_SET (VOIDmode,
1635                               op0, gen_rtx_LO_SUM (mode, temp, op1)));
1636
1637     }
1638 }
1639
1640 \f
1641 /* Load OP1, a symbolic 64-bit constant, into OP0, a DImode register.
1642    If TEMP is nonzero, we are forbidden to use any other scratch
1643    registers.  Otherwise, we are allowed to generate them as needed.
1644
1645    Note that TEMP may have TImode if the code model is TARGET_CM_MEDANY
1646    or TARGET_CM_EMBMEDANY (see the reload_indi and reload_outdi patterns).  */
1647 void
1648 sparc_emit_set_symbolic_const64 (rtx op0, rtx op1, rtx temp)
1649 {
1650   rtx temp1, temp2, temp3, temp4, temp5;
1651   rtx ti_temp = 0;
1652
1653   if (temp && GET_MODE (temp) == TImode)
1654     {
1655       ti_temp = temp;
1656       temp = gen_rtx_REG (DImode, REGNO (temp));
1657     }
1658
1659   /* SPARC-V9 code-model support.  */
1660   switch (sparc_cmodel)
1661     {
1662     case CM_MEDLOW:
1663       /* The range spanned by all instructions in the object is less
1664          than 2^31 bytes (2GB) and the distance from any instruction
1665          to the location of the label _GLOBAL_OFFSET_TABLE_ is less
1666          than 2^31 bytes (2GB).
1667
1668          The executable must be in the low 4TB of the virtual address
1669          space.
1670
1671          sethi  %hi(symbol), %temp1
1672          or     %temp1, %lo(symbol), %reg  */
1673       if (temp)
1674         temp1 = temp;  /* op0 is allowed.  */
1675       else
1676         temp1 = gen_reg_rtx (DImode);
1677
1678       emit_insn (gen_rtx_SET (VOIDmode, temp1, gen_rtx_HIGH (DImode, op1)));
1679       emit_insn (gen_rtx_SET (VOIDmode, op0, gen_rtx_LO_SUM (DImode, temp1, op1)));
1680       break;
1681
1682     case CM_MEDMID:
1683       /* The range spanned by all instructions in the object is less
1684          than 2^31 bytes (2GB) and the distance from any instruction
1685          to the location of the label _GLOBAL_OFFSET_TABLE_ is less
1686          than 2^31 bytes (2GB).
1687
1688          The executable must be in the low 16TB of the virtual address
1689          space.
1690
1691          sethi  %h44(symbol), %temp1
1692          or     %temp1, %m44(symbol), %temp2
1693          sllx   %temp2, 12, %temp3
1694          or     %temp3, %l44(symbol), %reg  */
1695       if (temp)
1696         {
1697           temp1 = op0;
1698           temp2 = op0;
1699           temp3 = temp;  /* op0 is allowed.  */
1700         }
1701       else
1702         {
1703           temp1 = gen_reg_rtx (DImode);
1704           temp2 = gen_reg_rtx (DImode);
1705           temp3 = gen_reg_rtx (DImode);
1706         }
1707
1708       emit_insn (gen_seth44 (temp1, op1));
1709       emit_insn (gen_setm44 (temp2, temp1, op1));
1710       emit_insn (gen_rtx_SET (VOIDmode, temp3,
1711                               gen_rtx_ASHIFT (DImode, temp2, GEN_INT (12))));
1712       emit_insn (gen_setl44 (op0, temp3, op1));
1713       break;
1714
1715     case CM_MEDANY:
1716       /* The range spanned by all instructions in the object is less
1717          than 2^31 bytes (2GB) and the distance from any instruction
1718          to the location of the label _GLOBAL_OFFSET_TABLE_ is less
1719          than 2^31 bytes (2GB).
1720
1721          The executable can be placed anywhere in the virtual address
1722          space.
1723
1724          sethi  %hh(symbol), %temp1
1725          sethi  %lm(symbol), %temp2
1726          or     %temp1, %hm(symbol), %temp3
1727          sllx   %temp3, 32, %temp4
1728          or     %temp4, %temp2, %temp5
1729          or     %temp5, %lo(symbol), %reg  */
1730       if (temp)
1731         {
1732           /* It is possible that one of the registers we got for operands[2]
1733              might coincide with that of operands[0] (which is why we made
1734              it TImode).  Pick the other one to use as our scratch.  */
1735           if (rtx_equal_p (temp, op0))
1736             {
1737               if (ti_temp)
1738                 temp = gen_rtx_REG (DImode, REGNO (temp) + 1);
1739               else
1740                 abort();
1741             }
1742           temp1 = op0;
1743           temp2 = temp;  /* op0 is _not_ allowed, see above.  */
1744           temp3 = op0;
1745           temp4 = op0;
1746           temp5 = op0;
1747         }
1748       else
1749         {
1750           temp1 = gen_reg_rtx (DImode);
1751           temp2 = gen_reg_rtx (DImode);
1752           temp3 = gen_reg_rtx (DImode);
1753           temp4 = gen_reg_rtx (DImode);
1754           temp5 = gen_reg_rtx (DImode);
1755         }
1756
1757       emit_insn (gen_sethh (temp1, op1));
1758       emit_insn (gen_setlm (temp2, op1));
1759       emit_insn (gen_sethm (temp3, temp1, op1));
1760       emit_insn (gen_rtx_SET (VOIDmode, temp4,
1761                               gen_rtx_ASHIFT (DImode, temp3, GEN_INT (32))));
1762       emit_insn (gen_rtx_SET (VOIDmode, temp5,
1763                               gen_rtx_PLUS (DImode, temp4, temp2)));
1764       emit_insn (gen_setlo (op0, temp5, op1));
1765       break;
1766
1767     case CM_EMBMEDANY:
1768       /* Old old old backwards compatibility kruft here.
1769          Essentially it is MEDLOW with a fixed 64-bit
1770          virtual base added to all data segment addresses.
1771          Text-segment stuff is computed like MEDANY, we can't
1772          reuse the code above because the relocation knobs
1773          look different.
1774
1775          Data segment:  sethi   %hi(symbol), %temp1
1776                         add     %temp1, EMBMEDANY_BASE_REG, %temp2
1777                         or      %temp2, %lo(symbol), %reg  */
1778       if (data_segment_operand (op1, GET_MODE (op1)))
1779         {
1780           if (temp)
1781             {
1782               temp1 = temp;  /* op0 is allowed.  */
1783               temp2 = op0;
1784             }
1785           else
1786             {
1787               temp1 = gen_reg_rtx (DImode);
1788               temp2 = gen_reg_rtx (DImode);
1789             }
1790
1791           emit_insn (gen_embmedany_sethi (temp1, op1));
1792           emit_insn (gen_embmedany_brsum (temp2, temp1));
1793           emit_insn (gen_embmedany_losum (op0, temp2, op1));
1794         }
1795
1796       /* Text segment:  sethi   %uhi(symbol), %temp1
1797                         sethi   %hi(symbol), %temp2
1798                         or      %temp1, %ulo(symbol), %temp3
1799                         sllx    %temp3, 32, %temp4
1800                         or      %temp4, %temp2, %temp5
1801                         or      %temp5, %lo(symbol), %reg  */
1802       else
1803         {
1804           if (temp)
1805             {
1806               /* It is possible that one of the registers we got for operands[2]
1807                  might coincide with that of operands[0] (which is why we made
1808                  it TImode).  Pick the other one to use as our scratch.  */
1809               if (rtx_equal_p (temp, op0))
1810                 {
1811                   if (ti_temp)
1812                     temp = gen_rtx_REG (DImode, REGNO (temp) + 1);
1813                   else
1814                     abort();
1815                 }
1816               temp1 = op0;
1817               temp2 = temp;  /* op0 is _not_ allowed, see above.  */
1818               temp3 = op0;
1819               temp4 = op0;
1820               temp5 = op0;
1821             }
1822           else
1823             {
1824               temp1 = gen_reg_rtx (DImode);
1825               temp2 = gen_reg_rtx (DImode);
1826               temp3 = gen_reg_rtx (DImode);
1827               temp4 = gen_reg_rtx (DImode);
1828               temp5 = gen_reg_rtx (DImode);
1829             }
1830
1831           emit_insn (gen_embmedany_textuhi (temp1, op1));
1832           emit_insn (gen_embmedany_texthi  (temp2, op1));
1833           emit_insn (gen_embmedany_textulo (temp3, temp1, op1));
1834           emit_insn (gen_rtx_SET (VOIDmode, temp4,
1835                                   gen_rtx_ASHIFT (DImode, temp3, GEN_INT (32))));
1836           emit_insn (gen_rtx_SET (VOIDmode, temp5,
1837                                   gen_rtx_PLUS (DImode, temp4, temp2)));
1838           emit_insn (gen_embmedany_textlo  (op0, temp5, op1));
1839         }
1840       break;
1841
1842     default:
1843       abort();
1844     }
1845 }
1846
1847 /* These avoid problems when cross compiling.  If we do not
1848    go through all this hair then the optimizer will see
1849    invalid REG_EQUAL notes or in some cases none at all.  */
1850 static void sparc_emit_set_safe_HIGH64 (rtx, HOST_WIDE_INT);
1851 static rtx gen_safe_SET64 (rtx, HOST_WIDE_INT);
1852 static rtx gen_safe_OR64 (rtx, HOST_WIDE_INT);
1853 static rtx gen_safe_XOR64 (rtx, HOST_WIDE_INT);
1854
1855 #if HOST_BITS_PER_WIDE_INT == 64
1856 #define GEN_HIGHINT64(__x)              GEN_INT ((__x) & ~(HOST_WIDE_INT)0x3ff)
1857 #define GEN_INT64(__x)                  GEN_INT (__x)
1858 #else
1859 #define GEN_HIGHINT64(__x) \
1860         immed_double_const ((__x) & ~(HOST_WIDE_INT)0x3ff, 0, DImode)
1861 #define GEN_INT64(__x) \
1862         immed_double_const ((__x) & 0xffffffff, \
1863                             ((__x) & 0x80000000 ? -1 : 0), DImode)
1864 #endif
1865
1866 /* The optimizer is not to assume anything about exactly
1867    which bits are set for a HIGH, they are unspecified.
1868    Unfortunately this leads to many missed optimizations
1869    during CSE.  We mask out the non-HIGH bits, and matches
1870    a plain movdi, to alleviate this problem.  */
1871 static void
1872 sparc_emit_set_safe_HIGH64 (rtx dest, HOST_WIDE_INT val)
1873 {
1874   emit_insn (gen_rtx_SET (VOIDmode, dest, GEN_HIGHINT64 (val)));
1875 }
1876
1877 static rtx
1878 gen_safe_SET64 (rtx dest, HOST_WIDE_INT val)
1879 {
1880   return gen_rtx_SET (VOIDmode, dest, GEN_INT64 (val));
1881 }
1882
1883 static rtx
1884 gen_safe_OR64 (rtx src, HOST_WIDE_INT val)
1885 {
1886   return gen_rtx_IOR (DImode, src, GEN_INT64 (val));
1887 }
1888
1889 static rtx
1890 gen_safe_XOR64 (rtx src, HOST_WIDE_INT val)
1891 {
1892   return gen_rtx_XOR (DImode, src, GEN_INT64 (val));
1893 }
1894
1895 /* Worker routines for 64-bit constant formation on arch64.
1896    One of the key things to be doing in these emissions is
1897    to create as many temp REGs as possible.  This makes it
1898    possible for half-built constants to be used later when
1899    such values are similar to something required later on.
1900    Without doing this, the optimizer cannot see such
1901    opportunities.  */
1902
1903 static void sparc_emit_set_const64_quick1 (rtx, rtx,
1904                                            unsigned HOST_WIDE_INT, int);
1905
1906 static void
1907 sparc_emit_set_const64_quick1 (rtx op0, rtx temp,
1908                                unsigned HOST_WIDE_INT low_bits, int is_neg)
1909 {
1910   unsigned HOST_WIDE_INT high_bits;
1911
1912   if (is_neg)
1913     high_bits = (~low_bits) & 0xffffffff;
1914   else
1915     high_bits = low_bits;
1916
1917   sparc_emit_set_safe_HIGH64 (temp, high_bits);
1918   if (!is_neg)
1919     {
1920       emit_insn (gen_rtx_SET (VOIDmode, op0,
1921                               gen_safe_OR64 (temp, (high_bits & 0x3ff))));
1922     }
1923   else
1924     {
1925       /* If we are XOR'ing with -1, then we should emit a one's complement
1926          instead.  This way the combiner will notice logical operations
1927          such as ANDN later on and substitute.  */
1928       if ((low_bits & 0x3ff) == 0x3ff)
1929         {
1930           emit_insn (gen_rtx_SET (VOIDmode, op0,
1931                                   gen_rtx_NOT (DImode, temp)));
1932         }
1933       else
1934         {
1935           emit_insn (gen_rtx_SET (VOIDmode, op0,
1936                                   gen_safe_XOR64 (temp,
1937                                                   (-(HOST_WIDE_INT)0x400
1938                                                    | (low_bits & 0x3ff)))));
1939         }
1940     }
1941 }
1942
1943 static void sparc_emit_set_const64_quick2 (rtx, rtx, unsigned HOST_WIDE_INT,
1944                                            unsigned HOST_WIDE_INT, int);
1945
1946 static void
1947 sparc_emit_set_const64_quick2 (rtx op0, rtx temp,
1948                                unsigned HOST_WIDE_INT high_bits,
1949                                unsigned HOST_WIDE_INT low_immediate,
1950                                int shift_count)
1951 {
1952   rtx temp2 = op0;
1953
1954   if ((high_bits & 0xfffffc00) != 0)
1955     {
1956       sparc_emit_set_safe_HIGH64 (temp, high_bits);
1957       if ((high_bits & ~0xfffffc00) != 0)
1958         emit_insn (gen_rtx_SET (VOIDmode, op0,
1959                                 gen_safe_OR64 (temp, (high_bits & 0x3ff))));
1960       else
1961         temp2 = temp;
1962     }
1963   else
1964     {
1965       emit_insn (gen_safe_SET64 (temp, high_bits));
1966       temp2 = temp;
1967     }
1968
1969   /* Now shift it up into place.  */
1970   emit_insn (gen_rtx_SET (VOIDmode, op0,
1971                           gen_rtx_ASHIFT (DImode, temp2,
1972                                           GEN_INT (shift_count))));
1973
1974   /* If there is a low immediate part piece, finish up by
1975      putting that in as well.  */
1976   if (low_immediate != 0)
1977     emit_insn (gen_rtx_SET (VOIDmode, op0,
1978                             gen_safe_OR64 (op0, low_immediate)));
1979 }
1980
1981 static void sparc_emit_set_const64_longway (rtx, rtx, unsigned HOST_WIDE_INT,
1982                                             unsigned HOST_WIDE_INT);
1983
1984 /* Full 64-bit constant decomposition.  Even though this is the
1985    'worst' case, we still optimize a few things away.  */
1986 static void
1987 sparc_emit_set_const64_longway (rtx op0, rtx temp,
1988                                 unsigned HOST_WIDE_INT high_bits,
1989                                 unsigned HOST_WIDE_INT low_bits)
1990 {
1991   rtx sub_temp;
1992
1993   if (reload_in_progress || reload_completed)
1994     sub_temp = op0;
1995   else
1996     sub_temp = gen_reg_rtx (DImode);
1997
1998   if ((high_bits & 0xfffffc00) != 0)
1999     {
2000       sparc_emit_set_safe_HIGH64 (temp, high_bits);
2001       if ((high_bits & ~0xfffffc00) != 0)
2002         emit_insn (gen_rtx_SET (VOIDmode,
2003                                 sub_temp,
2004                                 gen_safe_OR64 (temp, (high_bits & 0x3ff))));
2005       else
2006         sub_temp = temp;
2007     }
2008   else
2009     {
2010       emit_insn (gen_safe_SET64 (temp, high_bits));
2011       sub_temp = temp;
2012     }
2013
2014   if (!reload_in_progress && !reload_completed)
2015     {
2016       rtx temp2 = gen_reg_rtx (DImode);
2017       rtx temp3 = gen_reg_rtx (DImode);
2018       rtx temp4 = gen_reg_rtx (DImode);
2019
2020       emit_insn (gen_rtx_SET (VOIDmode, temp4,
2021                               gen_rtx_ASHIFT (DImode, sub_temp,
2022                                               GEN_INT (32))));
2023
2024       sparc_emit_set_safe_HIGH64 (temp2, low_bits);
2025       if ((low_bits & ~0xfffffc00) != 0)
2026         {
2027           emit_insn (gen_rtx_SET (VOIDmode, temp3,
2028                                   gen_safe_OR64 (temp2, (low_bits & 0x3ff))));
2029           emit_insn (gen_rtx_SET (VOIDmode, op0,
2030                                   gen_rtx_PLUS (DImode, temp4, temp3)));
2031         }
2032       else
2033         {
2034           emit_insn (gen_rtx_SET (VOIDmode, op0,
2035                                   gen_rtx_PLUS (DImode, temp4, temp2)));
2036         }
2037     }
2038   else
2039     {
2040       rtx low1 = GEN_INT ((low_bits >> (32 - 12))          & 0xfff);
2041       rtx low2 = GEN_INT ((low_bits >> (32 - 12 - 12))     & 0xfff);
2042       rtx low3 = GEN_INT ((low_bits >> (32 - 12 - 12 - 8)) & 0x0ff);
2043       int to_shift = 12;
2044
2045       /* We are in the middle of reload, so this is really
2046          painful.  However we do still make an attempt to
2047          avoid emitting truly stupid code.  */
2048       if (low1 != const0_rtx)
2049         {
2050           emit_insn (gen_rtx_SET (VOIDmode, op0,
2051                                   gen_rtx_ASHIFT (DImode, sub_temp,
2052                                                   GEN_INT (to_shift))));
2053           emit_insn (gen_rtx_SET (VOIDmode, op0,
2054                                   gen_rtx_IOR (DImode, op0, low1)));
2055           sub_temp = op0;
2056           to_shift = 12;
2057         }
2058       else
2059         {
2060           to_shift += 12;
2061         }
2062       if (low2 != const0_rtx)
2063         {
2064           emit_insn (gen_rtx_SET (VOIDmode, op0,
2065                                   gen_rtx_ASHIFT (DImode, sub_temp,
2066                                                   GEN_INT (to_shift))));
2067           emit_insn (gen_rtx_SET (VOIDmode, op0,
2068                                   gen_rtx_IOR (DImode, op0, low2)));
2069           sub_temp = op0;
2070           to_shift = 8;
2071         }
2072       else
2073         {
2074           to_shift += 8;
2075         }
2076       emit_insn (gen_rtx_SET (VOIDmode, op0,
2077                               gen_rtx_ASHIFT (DImode, sub_temp,
2078                                               GEN_INT (to_shift))));
2079       if (low3 != const0_rtx)
2080         emit_insn (gen_rtx_SET (VOIDmode, op0,
2081                                 gen_rtx_IOR (DImode, op0, low3)));
2082       /* phew...  */
2083     }
2084 }
2085
2086 /* Analyze a 64-bit constant for certain properties.  */
2087 static void analyze_64bit_constant (unsigned HOST_WIDE_INT,
2088                                     unsigned HOST_WIDE_INT,
2089                                     int *, int *, int *);
2090
2091 static void
2092 analyze_64bit_constant (unsigned HOST_WIDE_INT high_bits,
2093                         unsigned HOST_WIDE_INT low_bits,
2094                         int *hbsp, int *lbsp, int *abbasp)
2095 {
2096   int lowest_bit_set, highest_bit_set, all_bits_between_are_set;
2097   int i;
2098
2099   lowest_bit_set = highest_bit_set = -1;
2100   i = 0;
2101   do
2102     {
2103       if ((lowest_bit_set == -1)
2104           && ((low_bits >> i) & 1))
2105         lowest_bit_set = i;
2106       if ((highest_bit_set == -1)
2107           && ((high_bits >> (32 - i - 1)) & 1))
2108         highest_bit_set = (64 - i - 1);
2109     }
2110   while (++i < 32
2111          && ((highest_bit_set == -1)
2112              || (lowest_bit_set == -1)));
2113   if (i == 32)
2114     {
2115       i = 0;
2116       do
2117         {
2118           if ((lowest_bit_set == -1)
2119               && ((high_bits >> i) & 1))
2120             lowest_bit_set = i + 32;
2121           if ((highest_bit_set == -1)
2122               && ((low_bits >> (32 - i - 1)) & 1))
2123             highest_bit_set = 32 - i - 1;
2124         }
2125       while (++i < 32
2126              && ((highest_bit_set == -1)
2127                  || (lowest_bit_set == -1)));
2128     }
2129   /* If there are no bits set this should have gone out
2130      as one instruction!  */
2131   if (lowest_bit_set == -1
2132       || highest_bit_set == -1)
2133     abort ();
2134   all_bits_between_are_set = 1;
2135   for (i = lowest_bit_set; i <= highest_bit_set; i++)
2136     {
2137       if (i < 32)
2138         {
2139           if ((low_bits & (1 << i)) != 0)
2140             continue;
2141         }
2142       else
2143         {
2144           if ((high_bits & (1 << (i - 32))) != 0)
2145             continue;
2146         }
2147       all_bits_between_are_set = 0;
2148       break;
2149     }
2150   *hbsp = highest_bit_set;
2151   *lbsp = lowest_bit_set;
2152   *abbasp = all_bits_between_are_set;
2153 }
2154
2155 static int const64_is_2insns (unsigned HOST_WIDE_INT, unsigned HOST_WIDE_INT);
2156
2157 static int
2158 const64_is_2insns (unsigned HOST_WIDE_INT high_bits,
2159                    unsigned HOST_WIDE_INT low_bits)
2160 {
2161   int highest_bit_set, lowest_bit_set, all_bits_between_are_set;
2162
2163   if (high_bits == 0
2164       || high_bits == 0xffffffff)
2165     return 1;
2166
2167   analyze_64bit_constant (high_bits, low_bits,
2168                           &highest_bit_set, &lowest_bit_set,
2169                           &all_bits_between_are_set);
2170
2171   if ((highest_bit_set == 63
2172        || lowest_bit_set == 0)
2173       && all_bits_between_are_set != 0)
2174     return 1;
2175
2176   if ((highest_bit_set - lowest_bit_set) < 21)
2177     return 1;
2178
2179   return 0;
2180 }
2181
2182 static unsigned HOST_WIDE_INT create_simple_focus_bits (unsigned HOST_WIDE_INT,
2183                                                         unsigned HOST_WIDE_INT,
2184                                                         int, int);
2185
2186 static unsigned HOST_WIDE_INT
2187 create_simple_focus_bits (unsigned HOST_WIDE_INT high_bits,
2188                           unsigned HOST_WIDE_INT low_bits,
2189                           int lowest_bit_set, int shift)
2190 {
2191   HOST_WIDE_INT hi, lo;
2192
2193   if (lowest_bit_set < 32)
2194     {
2195       lo = (low_bits >> lowest_bit_set) << shift;
2196       hi = ((high_bits << (32 - lowest_bit_set)) << shift);
2197     }
2198   else
2199     {
2200       lo = 0;
2201       hi = ((high_bits >> (lowest_bit_set - 32)) << shift);
2202     }
2203   if (hi & lo)
2204     abort ();
2205   return (hi | lo);
2206 }
2207
2208 /* Here we are sure to be arch64 and this is an integer constant
2209    being loaded into a register.  Emit the most efficient
2210    insn sequence possible.  Detection of all the 1-insn cases
2211    has been done already.  */
2212 void
2213 sparc_emit_set_const64 (rtx op0, rtx op1)
2214 {
2215   unsigned HOST_WIDE_INT high_bits, low_bits;
2216   int lowest_bit_set, highest_bit_set;
2217   int all_bits_between_are_set;
2218   rtx temp = 0;
2219
2220   /* Sanity check that we know what we are working with.  */
2221   if (! TARGET_ARCH64)
2222     abort ();
2223
2224   if (GET_CODE (op0) != SUBREG)
2225     {
2226       if (GET_CODE (op0) != REG
2227           || (REGNO (op0) >= SPARC_FIRST_FP_REG
2228               && REGNO (op0) <= SPARC_LAST_V9_FP_REG))
2229         abort ();
2230     }
2231
2232   if (reload_in_progress || reload_completed)
2233     temp = op0;
2234
2235   if (GET_CODE (op1) != CONST_DOUBLE
2236       && GET_CODE (op1) != CONST_INT)
2237     {
2238       sparc_emit_set_symbolic_const64 (op0, op1, temp);
2239       return;
2240     }
2241
2242   if (! temp)
2243     temp = gen_reg_rtx (DImode);
2244
2245   if (GET_CODE (op1) == CONST_DOUBLE)
2246     {
2247 #if HOST_BITS_PER_WIDE_INT == 64
2248       high_bits = (CONST_DOUBLE_LOW (op1) >> 32) & 0xffffffff;
2249       low_bits  = CONST_DOUBLE_LOW (op1) & 0xffffffff;
2250 #else
2251       high_bits = CONST_DOUBLE_HIGH (op1);
2252       low_bits = CONST_DOUBLE_LOW (op1);
2253 #endif
2254     }
2255   else
2256     {
2257 #if HOST_BITS_PER_WIDE_INT == 64
2258       high_bits = ((INTVAL (op1) >> 32) & 0xffffffff);
2259       low_bits = (INTVAL (op1) & 0xffffffff);
2260 #else
2261       high_bits = ((INTVAL (op1) < 0) ?
2262                    0xffffffff :
2263                    0x00000000);
2264       low_bits = INTVAL (op1);
2265 #endif
2266     }
2267
2268   /* low_bits   bits 0  --> 31
2269      high_bits  bits 32 --> 63  */
2270
2271   analyze_64bit_constant (high_bits, low_bits,
2272                           &highest_bit_set, &lowest_bit_set,
2273                           &all_bits_between_are_set);
2274
2275   /* First try for a 2-insn sequence.  */
2276
2277   /* These situations are preferred because the optimizer can
2278    * do more things with them:
2279    * 1) mov     -1, %reg
2280    *    sllx    %reg, shift, %reg
2281    * 2) mov     -1, %reg
2282    *    srlx    %reg, shift, %reg
2283    * 3) mov     some_small_const, %reg
2284    *    sllx    %reg, shift, %reg
2285    */
2286   if (((highest_bit_set == 63
2287         || lowest_bit_set == 0)
2288        && all_bits_between_are_set != 0)
2289       || ((highest_bit_set - lowest_bit_set) < 12))
2290     {
2291       HOST_WIDE_INT the_const = -1;
2292       int shift = lowest_bit_set;
2293
2294       if ((highest_bit_set != 63
2295            && lowest_bit_set != 0)
2296           || all_bits_between_are_set == 0)
2297         {
2298           the_const =
2299             create_simple_focus_bits (high_bits, low_bits,
2300                                       lowest_bit_set, 0);
2301         }
2302       else if (lowest_bit_set == 0)
2303         shift = -(63 - highest_bit_set);
2304
2305       if (! SPARC_SIMM13_P (the_const))
2306         abort ();
2307
2308       emit_insn (gen_safe_SET64 (temp, the_const));
2309       if (shift > 0)
2310         emit_insn (gen_rtx_SET (VOIDmode,
2311                                 op0,
2312                                 gen_rtx_ASHIFT (DImode,
2313                                                 temp,
2314                                                 GEN_INT (shift))));
2315       else if (shift < 0)
2316         emit_insn (gen_rtx_SET (VOIDmode,
2317                                 op0,
2318                                 gen_rtx_LSHIFTRT (DImode,
2319                                                   temp,
2320                                                   GEN_INT (-shift))));
2321       else
2322         abort ();
2323       return;
2324     }
2325
2326   /* Now a range of 22 or less bits set somewhere.
2327    * 1) sethi   %hi(focus_bits), %reg
2328    *    sllx    %reg, shift, %reg
2329    * 2) sethi   %hi(focus_bits), %reg
2330    *    srlx    %reg, shift, %reg
2331    */
2332   if ((highest_bit_set - lowest_bit_set) < 21)
2333     {
2334       unsigned HOST_WIDE_INT focus_bits =
2335         create_simple_focus_bits (high_bits, low_bits,
2336                                   lowest_bit_set, 10);
2337
2338       if (! SPARC_SETHI_P (focus_bits))
2339          abort ();
2340
2341       sparc_emit_set_safe_HIGH64 (temp, focus_bits);
2342
2343       /* If lowest_bit_set == 10 then a sethi alone could have done it.  */
2344       if (lowest_bit_set < 10)
2345         emit_insn (gen_rtx_SET (VOIDmode,
2346                                 op0,
2347                                 gen_rtx_LSHIFTRT (DImode, temp,
2348                                                   GEN_INT (10 - lowest_bit_set))));
2349       else if (lowest_bit_set > 10)
2350         emit_insn (gen_rtx_SET (VOIDmode,
2351                                 op0,
2352                                 gen_rtx_ASHIFT (DImode, temp,
2353                                                 GEN_INT (lowest_bit_set - 10))));
2354       else
2355         abort ();
2356       return;
2357     }
2358
2359   /* 1) sethi   %hi(low_bits), %reg
2360    *    or      %reg, %lo(low_bits), %reg
2361    * 2) sethi   %hi(~low_bits), %reg
2362    *    xor     %reg, %lo(-0x400 | (low_bits & 0x3ff)), %reg
2363    */
2364   if (high_bits == 0
2365       || high_bits == 0xffffffff)
2366     {
2367       sparc_emit_set_const64_quick1 (op0, temp, low_bits,
2368                                      (high_bits == 0xffffffff));
2369       return;
2370     }
2371
2372   /* Now, try 3-insn sequences.  */
2373
2374   /* 1) sethi   %hi(high_bits), %reg
2375    *    or      %reg, %lo(high_bits), %reg
2376    *    sllx    %reg, 32, %reg
2377    */
2378   if (low_bits == 0)
2379     {
2380       sparc_emit_set_const64_quick2 (op0, temp, high_bits, 0, 32);
2381       return;
2382     }
2383
2384   /* We may be able to do something quick
2385      when the constant is negated, so try that.  */
2386   if (const64_is_2insns ((~high_bits) & 0xffffffff,
2387                          (~low_bits) & 0xfffffc00))
2388     {
2389       /* NOTE: The trailing bits get XOR'd so we need the
2390          non-negated bits, not the negated ones.  */
2391       unsigned HOST_WIDE_INT trailing_bits = low_bits & 0x3ff;
2392
2393       if ((((~high_bits) & 0xffffffff) == 0
2394            && ((~low_bits) & 0x80000000) == 0)
2395           || (((~high_bits) & 0xffffffff) == 0xffffffff
2396               && ((~low_bits) & 0x80000000) != 0))
2397         {
2398           int fast_int = (~low_bits & 0xffffffff);
2399
2400           if ((SPARC_SETHI_P (fast_int)
2401                && (~high_bits & 0xffffffff) == 0)
2402               || SPARC_SIMM13_P (fast_int))
2403             emit_insn (gen_safe_SET64 (temp, fast_int));
2404           else
2405             sparc_emit_set_const64 (temp, GEN_INT64 (fast_int));
2406         }
2407       else
2408         {
2409           rtx negated_const;
2410 #if HOST_BITS_PER_WIDE_INT == 64
2411           negated_const = GEN_INT (((~low_bits) & 0xfffffc00) |
2412                                    (((HOST_WIDE_INT)((~high_bits) & 0xffffffff))<<32));
2413 #else
2414           negated_const = immed_double_const ((~low_bits) & 0xfffffc00,
2415                                               (~high_bits) & 0xffffffff,
2416                                               DImode);
2417 #endif
2418           sparc_emit_set_const64 (temp, negated_const);
2419         }
2420
2421       /* If we are XOR'ing with -1, then we should emit a one's complement
2422          instead.  This way the combiner will notice logical operations
2423          such as ANDN later on and substitute.  */
2424       if (trailing_bits == 0x3ff)
2425         {
2426           emit_insn (gen_rtx_SET (VOIDmode, op0,
2427                                   gen_rtx_NOT (DImode, temp)));
2428         }
2429       else
2430         {
2431           emit_insn (gen_rtx_SET (VOIDmode,
2432                                   op0,
2433                                   gen_safe_XOR64 (temp,
2434                                                   (-0x400 | trailing_bits))));
2435         }
2436       return;
2437     }
2438
2439   /* 1) sethi   %hi(xxx), %reg
2440    *    or      %reg, %lo(xxx), %reg
2441    *    sllx    %reg, yyy, %reg
2442    *
2443    * ??? This is just a generalized version of the low_bits==0
2444    * thing above, FIXME...
2445    */
2446   if ((highest_bit_set - lowest_bit_set) < 32)
2447     {
2448       unsigned HOST_WIDE_INT focus_bits =
2449         create_simple_focus_bits (high_bits, low_bits,
2450                                   lowest_bit_set, 0);
2451
2452       /* We can't get here in this state.  */
2453       if (highest_bit_set < 32
2454           || lowest_bit_set >= 32)
2455         abort ();
2456
2457       /* So what we know is that the set bits straddle the
2458          middle of the 64-bit word.  */
2459       sparc_emit_set_const64_quick2 (op0, temp,
2460                                      focus_bits, 0,
2461                                      lowest_bit_set);
2462       return;
2463     }
2464
2465   /* 1) sethi   %hi(high_bits), %reg
2466    *    or      %reg, %lo(high_bits), %reg
2467    *    sllx    %reg, 32, %reg
2468    *    or      %reg, low_bits, %reg
2469    */
2470   if (SPARC_SIMM13_P(low_bits)
2471       && ((int)low_bits > 0))
2472     {
2473       sparc_emit_set_const64_quick2 (op0, temp, high_bits, low_bits, 32);
2474       return;
2475     }
2476
2477   /* The easiest way when all else fails, is full decomposition.  */
2478 #if 0
2479   printf ("sparc_emit_set_const64: Hard constant [%08lx%08lx] neg[%08lx%08lx]\n",
2480           high_bits, low_bits, ~high_bits, ~low_bits);
2481 #endif
2482   sparc_emit_set_const64_longway (op0, temp, high_bits, low_bits);
2483 }
2484
2485 /* Given a comparison code (EQ, NE, etc.) and the first operand of a COMPARE,
2486    return the mode to be used for the comparison.  For floating-point,
2487    CCFP[E]mode is used.  CC_NOOVmode should be used when the first operand
2488    is a PLUS, MINUS, NEG, or ASHIFT.  CCmode should be used when no special
2489    processing is needed.  */
2490
2491 enum machine_mode
2492 select_cc_mode (enum rtx_code op, rtx x, rtx y ATTRIBUTE_UNUSED)
2493 {
2494   if (GET_MODE_CLASS (GET_MODE (x)) == MODE_FLOAT)
2495     {
2496       switch (op)
2497         {
2498         case EQ:
2499         case NE:
2500         case UNORDERED:
2501         case ORDERED:
2502         case UNLT:
2503         case UNLE:
2504         case UNGT:
2505         case UNGE:
2506         case UNEQ:
2507         case LTGT:
2508           return CCFPmode;
2509
2510         case LT:
2511         case LE:
2512         case GT:
2513         case GE:
2514           return CCFPEmode;
2515
2516         default:
2517           abort ();
2518         }
2519     }
2520   else if (GET_CODE (x) == PLUS || GET_CODE (x) == MINUS
2521            || GET_CODE (x) == NEG || GET_CODE (x) == ASHIFT)
2522     {
2523       if (TARGET_ARCH64 && GET_MODE (x) == DImode)
2524         return CCX_NOOVmode;
2525       else
2526         return CC_NOOVmode;
2527     }
2528   else
2529     {
2530       if (TARGET_ARCH64 && GET_MODE (x) == DImode)
2531         return CCXmode;
2532       else
2533         return CCmode;
2534     }
2535 }
2536
2537 /* X and Y are two things to compare using CODE.  Emit the compare insn and
2538    return the rtx for the cc reg in the proper mode.  */
2539
2540 rtx
2541 gen_compare_reg (enum rtx_code code, rtx x, rtx y)
2542 {
2543   enum machine_mode mode = SELECT_CC_MODE (code, x, y);
2544   rtx cc_reg;
2545
2546   /* ??? We don't have movcc patterns so we cannot generate pseudo regs for the
2547      fcc regs (cse can't tell they're really call clobbered regs and will
2548      remove a duplicate comparison even if there is an intervening function
2549      call - it will then try to reload the cc reg via an int reg which is why
2550      we need the movcc patterns).  It is possible to provide the movcc
2551      patterns by using the ldxfsr/stxfsr v9 insns.  I tried it: you need two
2552      registers (say %g1,%g5) and it takes about 6 insns.  A better fix would be
2553      to tell cse that CCFPE mode registers (even pseudos) are call
2554      clobbered.  */
2555
2556   /* ??? This is an experiment.  Rather than making changes to cse which may
2557      or may not be easy/clean, we do our own cse.  This is possible because
2558      we will generate hard registers.  Cse knows they're call clobbered (it
2559      doesn't know the same thing about pseudos). If we guess wrong, no big
2560      deal, but if we win, great!  */
2561
2562   if (TARGET_V9 && GET_MODE_CLASS (GET_MODE (x)) == MODE_FLOAT)
2563 #if 1 /* experiment */
2564     {
2565       int reg;
2566       /* We cycle through the registers to ensure they're all exercised.  */
2567       static int next_fcc_reg = 0;
2568       /* Previous x,y for each fcc reg.  */
2569       static rtx prev_args[4][2];
2570
2571       /* Scan prev_args for x,y.  */
2572       for (reg = 0; reg < 4; reg++)
2573         if (prev_args[reg][0] == x && prev_args[reg][1] == y)
2574           break;
2575       if (reg == 4)
2576         {
2577           reg = next_fcc_reg;
2578           prev_args[reg][0] = x;
2579           prev_args[reg][1] = y;
2580           next_fcc_reg = (next_fcc_reg + 1) & 3;
2581         }
2582       cc_reg = gen_rtx_REG (mode, reg + SPARC_FIRST_V9_FCC_REG);
2583     }
2584 #else
2585     cc_reg = gen_reg_rtx (mode);
2586 #endif /* ! experiment */
2587   else if (GET_MODE_CLASS (GET_MODE (x)) == MODE_FLOAT)
2588     cc_reg = gen_rtx_REG (mode, SPARC_FCC_REG);
2589   else
2590     cc_reg = gen_rtx_REG (mode, SPARC_ICC_REG);
2591
2592   emit_insn (gen_rtx_SET (VOIDmode, cc_reg,
2593                           gen_rtx_COMPARE (mode, x, y)));
2594
2595   return cc_reg;
2596 }
2597
2598 /* This function is used for v9 only.
2599    CODE is the code for an Scc's comparison.
2600    OPERANDS[0] is the target of the Scc insn.
2601    OPERANDS[1] is the value we compare against const0_rtx (which hasn't
2602    been generated yet).
2603
2604    This function is needed to turn
2605
2606            (set (reg:SI 110)
2607                (gt (reg:CCX 100 %icc)
2608                    (const_int 0)))
2609    into
2610            (set (reg:SI 110)
2611                (gt:DI (reg:CCX 100 %icc)
2612                    (const_int 0)))
2613
2614    IE: The instruction recognizer needs to see the mode of the comparison to
2615    find the right instruction. We could use "gt:DI" right in the
2616    define_expand, but leaving it out allows us to handle DI, SI, etc.
2617
2618    We refer to the global sparc compare operands sparc_compare_op0 and
2619    sparc_compare_op1.  */
2620
2621 int
2622 gen_v9_scc (enum rtx_code compare_code, register rtx *operands)
2623 {
2624   rtx temp, op0, op1;
2625
2626   if (! TARGET_ARCH64
2627       && (GET_MODE (sparc_compare_op0) == DImode
2628           || GET_MODE (operands[0]) == DImode))
2629     return 0;
2630
2631   op0 = sparc_compare_op0;
2632   op1 = sparc_compare_op1;
2633
2634   /* Try to use the movrCC insns.  */
2635   if (TARGET_ARCH64
2636       && GET_MODE_CLASS (GET_MODE (op0)) == MODE_INT
2637       && op1 == const0_rtx
2638       && v9_regcmp_p (compare_code))
2639     {
2640       /* Special case for op0 != 0.  This can be done with one instruction if
2641          operands[0] == sparc_compare_op0.  */
2642
2643       if (compare_code == NE
2644           && GET_MODE (operands[0]) == DImode
2645           && rtx_equal_p (op0, operands[0]))
2646         {
2647           emit_insn (gen_rtx_SET (VOIDmode, operands[0],
2648                               gen_rtx_IF_THEN_ELSE (DImode,
2649                                        gen_rtx_fmt_ee (compare_code, DImode,
2650                                                        op0, const0_rtx),
2651                                        const1_rtx,
2652                                        operands[0])));
2653           return 1;
2654         }
2655
2656       if (reg_overlap_mentioned_p (operands[0], op0))
2657         {
2658           /* Handle the case where operands[0] == sparc_compare_op0.
2659              We "early clobber" the result.  */
2660           op0 = gen_reg_rtx (GET_MODE (sparc_compare_op0));
2661           emit_move_insn (op0, sparc_compare_op0);
2662         }
2663
2664       emit_insn (gen_rtx_SET (VOIDmode, operands[0], const0_rtx));
2665       if (GET_MODE (op0) != DImode)
2666         {
2667           temp = gen_reg_rtx (DImode);
2668           convert_move (temp, op0, 0);
2669         }
2670       else
2671         temp = op0;
2672       emit_insn (gen_rtx_SET (VOIDmode, operands[0],
2673                           gen_rtx_IF_THEN_ELSE (GET_MODE (operands[0]),
2674                                    gen_rtx_fmt_ee (compare_code, DImode,
2675                                                    temp, const0_rtx),
2676                                    const1_rtx,
2677                                    operands[0])));
2678       return 1;
2679     }
2680   else
2681     {
2682       operands[1] = gen_compare_reg (compare_code, op0, op1);
2683
2684       switch (GET_MODE (operands[1]))
2685         {
2686           case CCmode :
2687           case CCXmode :
2688           case CCFPEmode :
2689           case CCFPmode :
2690             break;
2691           default :
2692             abort ();
2693         }
2694       emit_insn (gen_rtx_SET (VOIDmode, operands[0], const0_rtx));
2695       emit_insn (gen_rtx_SET (VOIDmode, operands[0],
2696                           gen_rtx_IF_THEN_ELSE (GET_MODE (operands[0]),
2697                                    gen_rtx_fmt_ee (compare_code,
2698                                                    GET_MODE (operands[1]),
2699                                                    operands[1], const0_rtx),
2700                                     const1_rtx, operands[0])));
2701       return 1;
2702     }
2703 }
2704
2705 /* Emit a conditional jump insn for the v9 architecture using comparison code
2706    CODE and jump target LABEL.
2707    This function exists to take advantage of the v9 brxx insns.  */
2708
2709 void
2710 emit_v9_brxx_insn (enum rtx_code code, rtx op0, rtx label)
2711 {
2712   emit_jump_insn (gen_rtx_SET (VOIDmode,
2713                            pc_rtx,
2714                            gen_rtx_IF_THEN_ELSE (VOIDmode,
2715                                     gen_rtx_fmt_ee (code, GET_MODE (op0),
2716                                                     op0, const0_rtx),
2717                                     gen_rtx_LABEL_REF (VOIDmode, label),
2718                                     pc_rtx)));
2719 }
2720
2721 /* Generate a DFmode part of a hard TFmode register.
2722    REG is the TFmode hard register, LOW is 1 for the
2723    low 64bit of the register and 0 otherwise.
2724  */
2725 rtx
2726 gen_df_reg (rtx reg, int low)
2727 {
2728   int regno = REGNO (reg);
2729
2730   if ((WORDS_BIG_ENDIAN == 0) ^ (low != 0))
2731     regno += (TARGET_ARCH64 && regno < 32) ? 1 : 2;
2732   return gen_rtx_REG (DFmode, regno);
2733 }
2734 \f
2735 /* Generate a call to FUNC with OPERANDS.  Operand 0 is the return value.
2736    Unlike normal calls, TFmode operands are passed by reference.  It is
2737    assumed that no more than 3 operands are required.  */
2738
2739 static void
2740 emit_soft_tfmode_libcall (const char *func_name, int nargs, rtx *operands)
2741 {
2742   rtx ret_slot = NULL, arg[3], func_sym;
2743   int i;
2744
2745   /* We only expect to be called for conversions, unary, and binary ops.  */
2746   if (nargs < 2 || nargs > 3)
2747     abort ();
2748
2749   for (i = 0; i < nargs; ++i)
2750     {
2751       rtx this_arg = operands[i];
2752       rtx this_slot;
2753
2754       /* TFmode arguments and return values are passed by reference.  */
2755       if (GET_MODE (this_arg) == TFmode)
2756         {
2757           int force_stack_temp;
2758
2759           force_stack_temp = 0;
2760           if (TARGET_BUGGY_QP_LIB && i == 0)
2761             force_stack_temp = 1;
2762
2763           if (GET_CODE (this_arg) == MEM
2764               && ! force_stack_temp)
2765             this_arg = XEXP (this_arg, 0);
2766           else if (CONSTANT_P (this_arg)
2767                    && ! force_stack_temp)
2768             {
2769               this_slot = force_const_mem (TFmode, this_arg);
2770               this_arg = XEXP (this_slot, 0);
2771             }
2772           else
2773             {
2774               this_slot = assign_stack_temp (TFmode, GET_MODE_SIZE (TFmode), 0);
2775
2776               /* Operand 0 is the return value.  We'll copy it out later.  */
2777               if (i > 0)
2778                 emit_move_insn (this_slot, this_arg);
2779               else
2780                 ret_slot = this_slot;
2781
2782               this_arg = XEXP (this_slot, 0);
2783             }
2784         }
2785
2786       arg[i] = this_arg;
2787     }
2788
2789   func_sym = gen_rtx_SYMBOL_REF (Pmode, func_name);
2790
2791   if (GET_MODE (operands[0]) == TFmode)
2792     {
2793       if (nargs == 2)
2794         emit_library_call (func_sym, LCT_NORMAL, VOIDmode, 2,
2795                            arg[0], GET_MODE (arg[0]),
2796                            arg[1], GET_MODE (arg[1]));
2797       else
2798         emit_library_call (func_sym, LCT_NORMAL, VOIDmode, 3,
2799                            arg[0], GET_MODE (arg[0]),
2800                            arg[1], GET_MODE (arg[1]),
2801                            arg[2], GET_MODE (arg[2]));
2802
2803       if (ret_slot)
2804         emit_move_insn (operands[0], ret_slot);
2805     }
2806   else
2807     {
2808       rtx ret;
2809
2810       if (nargs != 2)
2811         abort ();
2812
2813       ret = emit_library_call_value (func_sym, operands[0], LCT_NORMAL,
2814                                      GET_MODE (operands[0]), 1,
2815                                      arg[1], GET_MODE (arg[1]));
2816
2817       if (ret != operands[0])
2818         emit_move_insn (operands[0], ret);
2819     }
2820 }
2821
2822 /* Expand soft-float TFmode calls to sparc abi routines.  */
2823
2824 static void
2825 emit_soft_tfmode_binop (enum rtx_code code, rtx *operands)
2826 {
2827   const char *func;
2828
2829   switch (code)
2830     {
2831     case PLUS:
2832       func = "_Qp_add";
2833       break;
2834     case MINUS:
2835       func = "_Qp_sub";
2836       break;
2837     case MULT:
2838       func = "_Qp_mul";
2839       break;
2840     case DIV:
2841       func = "_Qp_div";
2842       break;
2843     default:
2844       abort ();
2845     }
2846
2847   emit_soft_tfmode_libcall (func, 3, operands);
2848 }
2849
2850 static void
2851 emit_soft_tfmode_unop (enum rtx_code code, rtx *operands)
2852 {
2853   const char *func;
2854
2855   switch (code)
2856     {
2857     case SQRT:
2858       func = "_Qp_sqrt";
2859       break;
2860     default:
2861       abort ();
2862     }
2863
2864   emit_soft_tfmode_libcall (func, 2, operands);
2865 }
2866
2867 static void
2868 emit_soft_tfmode_cvt (enum rtx_code code, rtx *operands)
2869 {
2870   const char *func;
2871
2872   switch (code)
2873     {
2874     case FLOAT_EXTEND:
2875       switch (GET_MODE (operands[1]))
2876         {
2877         case SFmode:
2878           func = "_Qp_stoq";
2879           break;
2880         case DFmode:
2881           func = "_Qp_dtoq";
2882           break;
2883         default:
2884           abort ();
2885         }
2886       break;
2887
2888     case FLOAT_TRUNCATE:
2889       switch (GET_MODE (operands[0]))
2890         {
2891         case SFmode:
2892           func = "_Qp_qtos";
2893           break;
2894         case DFmode:
2895           func = "_Qp_qtod";
2896           break;
2897         default:
2898           abort ();
2899         }
2900       break;
2901
2902     case FLOAT:
2903       switch (GET_MODE (operands[1]))
2904         {
2905         case SImode:
2906           func = "_Qp_itoq";
2907           break;
2908         case DImode:
2909           func = "_Qp_xtoq";
2910           break;
2911         default:
2912           abort ();
2913         }
2914       break;
2915
2916     case UNSIGNED_FLOAT:
2917       switch (GET_MODE (operands[1]))
2918         {
2919         case SImode:
2920           func = "_Qp_uitoq";
2921           break;
2922         case DImode:
2923           func = "_Qp_uxtoq";
2924           break;
2925         default:
2926           abort ();
2927         }
2928       break;
2929
2930     case FIX:
2931       switch (GET_MODE (operands[0]))
2932         {
2933         case SImode:
2934           func = "_Qp_qtoi";
2935           break;
2936         case DImode:
2937           func = "_Qp_qtox";
2938           break;
2939         default:
2940           abort ();
2941         }
2942       break;
2943
2944     case UNSIGNED_FIX:
2945       switch (GET_MODE (operands[0]))
2946         {
2947         case SImode:
2948           func = "_Qp_qtoui";
2949           break;
2950         case DImode:
2951           func = "_Qp_qtoux";
2952           break;
2953         default:
2954           abort ();
2955         }
2956       break;
2957
2958     default:
2959       abort ();
2960     }
2961
2962   emit_soft_tfmode_libcall (func, 2, operands);
2963 }
2964
2965 /* Expand a hard-float tfmode operation.  All arguments must be in
2966    registers.  */
2967
2968 static void
2969 emit_hard_tfmode_operation (enum rtx_code code, rtx *operands)
2970 {
2971   rtx op, dest;
2972
2973   if (GET_RTX_CLASS (code) == RTX_UNARY)
2974     {
2975       operands[1] = force_reg (GET_MODE (operands[1]), operands[1]);
2976       op = gen_rtx_fmt_e (code, GET_MODE (operands[0]), operands[1]);
2977     }
2978   else
2979     {
2980       operands[1] = force_reg (GET_MODE (operands[1]), operands[1]);
2981       operands[2] = force_reg (GET_MODE (operands[2]), operands[2]);
2982       op = gen_rtx_fmt_ee (code, GET_MODE (operands[0]),
2983                            operands[1], operands[2]);
2984     }
2985
2986   if (register_operand (operands[0], VOIDmode))
2987     dest = operands[0];
2988   else
2989     dest = gen_reg_rtx (GET_MODE (operands[0]));
2990
2991   emit_insn (gen_rtx_SET (VOIDmode, dest, op));
2992
2993   if (dest != operands[0])
2994     emit_move_insn (operands[0], dest);
2995 }
2996
2997 void
2998 emit_tfmode_binop (enum rtx_code code, rtx *operands)
2999 {
3000   if (TARGET_HARD_QUAD)
3001     emit_hard_tfmode_operation (code, operands);
3002   else
3003     emit_soft_tfmode_binop (code, operands);
3004 }
3005
3006 void
3007 emit_tfmode_unop (enum rtx_code code, rtx *operands)
3008 {
3009   if (TARGET_HARD_QUAD)
3010     emit_hard_tfmode_operation (code, operands);
3011   else
3012     emit_soft_tfmode_unop (code, operands);
3013 }
3014
3015 void
3016 emit_tfmode_cvt (enum rtx_code code, rtx *operands)
3017 {
3018   if (TARGET_HARD_QUAD)
3019     emit_hard_tfmode_operation (code, operands);
3020   else
3021     emit_soft_tfmode_cvt (code, operands);
3022 }
3023 \f
3024 /* Return nonzero if a branch/jump/call instruction will be emitting
3025    nop into its delay slot.  */
3026
3027 int
3028 empty_delay_slot (rtx insn)
3029 {
3030   rtx seq;
3031
3032   /* If no previous instruction (should not happen), return true.  */
3033   if (PREV_INSN (insn) == NULL)
3034     return 1;
3035
3036   seq = NEXT_INSN (PREV_INSN (insn));
3037   if (GET_CODE (PATTERN (seq)) == SEQUENCE)
3038     return 0;
3039
3040   return 1;
3041 }
3042
3043 /* Return nonzero if TRIAL can go into the call delay slot.  */
3044
3045 int
3046 tls_call_delay (rtx trial)
3047 {
3048   rtx pat, unspec;
3049
3050   /* Binutils allows
3051      call __tls_get_addr, %tgd_call (foo)
3052       add %l7, %o0, %o0, %tgd_add (foo)
3053      while Sun as/ld does not.  */
3054   if (TARGET_GNU_TLS || !TARGET_TLS)
3055     return 1;
3056
3057   pat = PATTERN (trial);
3058   if (GET_CODE (pat) != SET || GET_CODE (SET_DEST (pat)) != PLUS)
3059     return 1;
3060
3061   unspec = XEXP (SET_DEST (pat), 1);
3062   if (GET_CODE (unspec) != UNSPEC
3063       || (XINT (unspec, 1) != UNSPEC_TLSGD
3064           && XINT (unspec, 1) != UNSPEC_TLSLDM))
3065     return 1;
3066
3067   return 0;
3068 }
3069
3070 /* Return nonzero if TRIAL, an insn, can be combined with a 'restore'
3071    instruction.  RETURN_P is true if the v9 variant 'return' is to be
3072    considered in the test too.
3073
3074    TRIAL must be a SET whose destination is a REG appropriate for the
3075    'restore' instruction or, if RETURN_P is true, for the 'return'
3076    instruction.  */
3077
3078 static int
3079 eligible_for_restore_insn (rtx trial, bool return_p)
3080 {
3081   rtx pat = PATTERN (trial);
3082   rtx src = SET_SRC (pat);
3083
3084   /* The 'restore src,%g0,dest' pattern for word mode and below.  */
3085   if (GET_MODE_CLASS (GET_MODE (src)) != MODE_FLOAT
3086       && arith_operand (src, GET_MODE (src)))
3087     {
3088       if (TARGET_ARCH64)
3089         return GET_MODE_SIZE (GET_MODE (src)) <= GET_MODE_SIZE (DImode);
3090       else
3091         return GET_MODE_SIZE (GET_MODE (src)) <= GET_MODE_SIZE (SImode);
3092     }
3093
3094   /* The 'restore src,%g0,dest' pattern for double-word mode.  */
3095   else if (GET_MODE_CLASS (GET_MODE (src)) != MODE_FLOAT
3096            && arith_double_operand (src, GET_MODE (src)))
3097     return GET_MODE_SIZE (GET_MODE (src)) <= GET_MODE_SIZE (DImode);
3098
3099   /* The 'restore src,%g0,dest' pattern for float if no FPU.  */
3100   else if (! TARGET_FPU && register_operand (src, SFmode))
3101     return 1;
3102
3103   /* The 'restore src,%g0,dest' pattern for double if no FPU.  */
3104   else if (! TARGET_FPU && TARGET_ARCH64 && register_operand (src, DFmode))
3105     return 1;
3106
3107   /* If we have the 'return' instruction, anything that does not use
3108      local or output registers and can go into a delay slot wins.  */
3109   else if (return_p && TARGET_V9 && ! epilogue_renumber (&pat, 1)
3110            && (get_attr_in_uncond_branch_delay (trial)
3111                == IN_UNCOND_BRANCH_DELAY_TRUE))
3112     return 1;
3113
3114   /* The 'restore src1,src2,dest' pattern for SImode.  */
3115   else if (GET_CODE (src) == PLUS
3116            && register_operand (XEXP (src, 0), SImode)
3117            && arith_operand (XEXP (src, 1), SImode))
3118     return 1;
3119
3120   /* The 'restore src1,src2,dest' pattern for DImode.  */
3121   else if (GET_CODE (src) == PLUS
3122            && register_operand (XEXP (src, 0), DImode)
3123            && arith_double_operand (XEXP (src, 1), DImode))
3124     return 1;
3125
3126   /* The 'restore src1,%lo(src2),dest' pattern.  */
3127   else if (GET_CODE (src) == LO_SUM
3128            && ! TARGET_CM_MEDMID
3129            && ((register_operand (XEXP (src, 0), SImode)
3130                 && immediate_operand (XEXP (src, 1), SImode))
3131                || (TARGET_ARCH64
3132                    && register_operand (XEXP (src, 0), DImode)
3133                    && immediate_operand (XEXP (src, 1), DImode))))
3134     return 1;
3135
3136   /* The 'restore src,src,dest' pattern.  */
3137   else if (GET_CODE (src) == ASHIFT
3138            && (register_operand (XEXP (src, 0), SImode)
3139                || register_operand (XEXP (src, 0), DImode))
3140            && XEXP (src, 1) == const1_rtx)
3141     return 1;
3142
3143   return 0;
3144 }
3145
3146 /* Return nonzero if TRIAL can go into the function return's
3147    delay slot.  */
3148
3149 int
3150 eligible_for_return_delay (rtx trial)
3151 {
3152   rtx pat;
3153
3154   if (GET_CODE (trial) != INSN || GET_CODE (PATTERN (trial)) != SET)
3155     return 0;
3156
3157   if (get_attr_length (trial) != 1)
3158     return 0;
3159
3160   /* If there are any call-saved registers, we should scan TRIAL if it
3161      does not reference them.  For now just make it easy.  */
3162   if (num_gfregs)
3163     return 0;
3164
3165   /* If the function uses __builtin_eh_return, the eh_return machinery
3166      occupies the delay slot.  */
3167   if (current_function_calls_eh_return)
3168     return 0;
3169
3170   /* In the case of a true leaf function, anything can go into the slot.  */
3171   if (sparc_leaf_function_p)
3172     return get_attr_in_uncond_branch_delay (trial)
3173            == IN_UNCOND_BRANCH_DELAY_TRUE;
3174
3175   pat = PATTERN (trial);
3176
3177   /* Otherwise, only operations which can be done in tandem with
3178      a `restore' or `return' insn can go into the delay slot.  */
3179   if (GET_CODE (SET_DEST (pat)) != REG
3180       || (REGNO (SET_DEST (pat)) >= 8 && REGNO (SET_DEST (pat)) < 24))
3181     return 0;
3182
3183   /* If this instruction sets up floating point register and we have a return
3184      instruction, it can probably go in.  But restore will not work
3185      with FP_REGS.  */
3186   if (REGNO (SET_DEST (pat)) >= 32)
3187     return (TARGET_V9
3188             && ! epilogue_renumber (&pat, 1)
3189             && (get_attr_in_uncond_branch_delay (trial)
3190                 == IN_UNCOND_BRANCH_DELAY_TRUE));
3191
3192   return eligible_for_restore_insn (trial, true);
3193 }
3194
3195 /* Return nonzero if TRIAL can go into the sibling call's
3196    delay slot.  */
3197
3198 int
3199 eligible_for_sibcall_delay (rtx trial)
3200 {
3201   rtx pat;
3202
3203   if (GET_CODE (trial) != INSN || GET_CODE (PATTERN (trial)) != SET)
3204     return 0;
3205
3206   if (get_attr_length (trial) != 1)
3207     return 0;
3208
3209   pat = PATTERN (trial);
3210
3211   if (sparc_leaf_function_p)
3212     {
3213       /* If the tail call is done using the call instruction,
3214          we have to restore %o7 in the delay slot.  */
3215       if (LEAF_SIBCALL_SLOT_RESERVED_P)
3216         return 0;
3217
3218       /* %g1 is used to build the function address */
3219       if (reg_mentioned_p (gen_rtx_REG (Pmode, 1), pat))
3220         return 0;
3221
3222       return 1;
3223     }
3224
3225   /* Otherwise, only operations which can be done in tandem with
3226      a `restore' insn can go into the delay slot.  */
3227   if (GET_CODE (SET_DEST (pat)) != REG
3228       || (REGNO (SET_DEST (pat)) >= 8 && REGNO (SET_DEST (pat)) < 24)
3229       || REGNO (SET_DEST (pat)) >= 32)
3230     return 0;
3231
3232   /* If it mentions %o7, it can't go in, because sibcall will clobber it
3233      in most cases.  */
3234   if (reg_mentioned_p (gen_rtx_REG (Pmode, 15), pat))
3235     return 0;
3236
3237   return eligible_for_restore_insn (trial, false);
3238 }
3239
3240 int
3241 short_branch (int uid1, int uid2)
3242 {
3243   int delta = INSN_ADDRESSES (uid1) - INSN_ADDRESSES (uid2);
3244
3245   /* Leave a few words of "slop".  */
3246   if (delta >= -1023 && delta <= 1022)
3247     return 1;
3248
3249   return 0;
3250 }
3251
3252 /* Return nonzero if REG is not used after INSN.
3253    We assume REG is a reload reg, and therefore does
3254    not live past labels or calls or jumps.  */
3255 int
3256 reg_unused_after (rtx reg, rtx insn)
3257 {
3258   enum rtx_code code, prev_code = UNKNOWN;
3259
3260   while ((insn = NEXT_INSN (insn)))
3261     {
3262       if (prev_code == CALL_INSN && call_used_regs[REGNO (reg)])
3263         return 1;
3264
3265       code = GET_CODE (insn);
3266       if (GET_CODE (insn) == CODE_LABEL)
3267         return 1;
3268
3269       if (INSN_P (insn))
3270         {
3271           rtx set = single_set (insn);
3272           int in_src = set && reg_overlap_mentioned_p (reg, SET_SRC (set));
3273           if (set && in_src)
3274             return 0;
3275           if (set && reg_overlap_mentioned_p (reg, SET_DEST (set)))
3276             return 1;
3277           if (set == 0 && reg_overlap_mentioned_p (reg, PATTERN (insn)))
3278             return 0;
3279         }
3280       prev_code = code;
3281     }
3282   return 1;
3283 }
3284 \f
3285 /* Determine if it's legal to put X into the constant pool.  This
3286    is not possible if X contains the address of a symbol that is
3287    not constant (TLS) or not known at final link time (PIC).  */
3288
3289 static bool
3290 sparc_cannot_force_const_mem (rtx x)
3291 {
3292   switch (GET_CODE (x))
3293     {
3294     case CONST_INT:
3295     case CONST_DOUBLE:
3296       /* Accept all non-symbolic constants.  */
3297       return false;
3298
3299     case LABEL_REF:
3300       /* Labels are OK iff we are non-PIC.  */
3301       return flag_pic != 0;
3302
3303     case SYMBOL_REF:
3304       /* 'Naked' TLS symbol references are never OK,
3305          non-TLS symbols are OK iff we are non-PIC.  */
3306       if (SYMBOL_REF_TLS_MODEL (x))
3307         return true;
3308       else
3309         return flag_pic != 0;
3310
3311     case CONST:
3312       return sparc_cannot_force_const_mem (XEXP (x, 0));
3313     case PLUS:
3314     case MINUS:
3315       return sparc_cannot_force_const_mem (XEXP (x, 0))
3316          || sparc_cannot_force_const_mem (XEXP (x, 1));
3317     case UNSPEC:
3318       return true;
3319     default:
3320       abort ();
3321     }
3322 }
3323 \f
3324 /* The table we use to reference PIC data.  */
3325 static GTY(()) rtx global_offset_table;
3326
3327 /* The function we use to get at it.  */
3328 static GTY(()) rtx add_pc_to_pic_symbol;
3329 static GTY(()) char add_pc_to_pic_symbol_name[256];
3330
3331 /* Ensure that we are not using patterns that are not OK with PIC.  */
3332
3333 int
3334 check_pic (int i)
3335 {
3336   switch (flag_pic)
3337     {
3338     case 1:
3339       if (GET_CODE (recog_data.operand[i]) == SYMBOL_REF
3340           || (GET_CODE (recog_data.operand[i]) == CONST
3341               && ! (GET_CODE (XEXP (recog_data.operand[i], 0)) == MINUS
3342                     && (XEXP (XEXP (recog_data.operand[i], 0), 0)
3343                         == global_offset_table)
3344                     && (GET_CODE (XEXP (XEXP (recog_data.operand[i], 0), 1))
3345                         == CONST))))
3346         abort ();
3347     case 2:
3348     default:
3349       return 1;
3350     }
3351 }
3352
3353 /* Return true if X is an address which needs a temporary register when
3354    reloaded while generating PIC code.  */
3355
3356 int
3357 pic_address_needs_scratch (rtx x)
3358 {
3359   /* An address which is a symbolic plus a non SMALL_INT needs a temp reg.  */
3360   if (GET_CODE (x) == CONST && GET_CODE (XEXP (x, 0)) == PLUS
3361       && GET_CODE (XEXP (XEXP (x, 0), 0)) == SYMBOL_REF
3362       && GET_CODE (XEXP (XEXP (x, 0), 1)) == CONST_INT
3363       && ! SMALL_INT (XEXP (XEXP (x, 0), 1)))
3364     return 1;
3365
3366   return 0;
3367 }
3368
3369 /* Determine if a given RTX is a valid constant.  We already know this
3370    satisfies CONSTANT_P.  */
3371
3372 bool
3373 legitimate_constant_p (rtx x)
3374 {
3375   rtx inner;
3376
3377   switch (GET_CODE (x))
3378     {
3379     case SYMBOL_REF:
3380       /* TLS symbols are not constant.  */
3381       if (SYMBOL_REF_TLS_MODEL (x))
3382         return false;
3383       break;
3384
3385     case CONST:
3386       inner = XEXP (x, 0);
3387
3388       /* Offsets of TLS symbols are never valid.
3389          Discourage CSE from creating them.  */
3390       if (GET_CODE (inner) == PLUS
3391           && tls_symbolic_operand (XEXP (inner, 0)))
3392         return false;
3393       break;
3394
3395     case CONST_DOUBLE:
3396       if (GET_MODE (x) == VOIDmode)
3397         return true;
3398
3399       /* Floating point constants are generally not ok.
3400          The only exception is 0.0 in VIS.  */
3401       if (TARGET_VIS
3402           && (GET_MODE (x) == SFmode
3403               || GET_MODE (x) == DFmode
3404               || GET_MODE (x) == TFmode)
3405           && fp_zero_operand (x, GET_MODE (x)))
3406         return true;
3407
3408       return false;
3409
3410     default:
3411       break;
3412     }
3413
3414   return true;
3415 }
3416
3417 /* Determine if a given RTX is a valid constant address.  */
3418
3419 bool
3420 constant_address_p (rtx x)
3421 {
3422   switch (GET_CODE (x))
3423     {
3424     case LABEL_REF:
3425     case CONST_INT:
3426     case HIGH:
3427       return true;
3428
3429     case CONST:
3430       if (flag_pic && pic_address_needs_scratch (x))
3431         return false;
3432       return legitimate_constant_p (x);
3433
3434     case SYMBOL_REF:
3435       return !flag_pic && legitimate_constant_p (x);
3436
3437     default:
3438       return false;
3439     }
3440 }
3441
3442 /* Nonzero if the constant value X is a legitimate general operand
3443    when generating PIC code.  It is given that flag_pic is on and
3444    that X satisfies CONSTANT_P or is a CONST_DOUBLE.  */
3445
3446 bool
3447 legitimate_pic_operand_p (rtx x)
3448 {
3449   if (pic_address_needs_scratch (x))
3450     return false;
3451   if (tls_symbolic_operand (x)
3452       || (GET_CODE (x) == CONST
3453           && GET_CODE (XEXP (x, 0)) == PLUS
3454           && tls_symbolic_operand (XEXP (XEXP (x, 0), 0))))
3455     return false;
3456   return true;
3457 }
3458
3459 /* Return nonzero if ADDR is a valid memory address.
3460    STRICT specifies whether strict register checking applies.  */
3461
3462 int
3463 legitimate_address_p (enum machine_mode mode, rtx addr, int strict)
3464 {
3465   rtx rs1 = NULL, rs2 = NULL, imm1 = NULL, imm2;
3466
3467   if (REG_P (addr) || GET_CODE (addr) == SUBREG)
3468     rs1 = addr;
3469   else if (GET_CODE (addr) == PLUS)
3470     {
3471       rs1 = XEXP (addr, 0);
3472       rs2 = XEXP (addr, 1);
3473
3474       /* Canonicalize.  REG comes first, if there are no regs,
3475          LO_SUM comes first.  */
3476       if (!REG_P (rs1)
3477           && GET_CODE (rs1) != SUBREG
3478           && (REG_P (rs2)
3479               || GET_CODE (rs2) == SUBREG
3480               || (GET_CODE (rs2) == LO_SUM && GET_CODE (rs1) != LO_SUM)))
3481         {
3482           rs1 = XEXP (addr, 1);
3483           rs2 = XEXP (addr, 0);
3484         }
3485
3486       if ((flag_pic == 1
3487            && rs1 == pic_offset_table_rtx
3488            && !REG_P (rs2)
3489            && GET_CODE (rs2) != SUBREG
3490            && GET_CODE (rs2) != LO_SUM
3491            && GET_CODE (rs2) != MEM
3492            && !tls_symbolic_operand (rs2)
3493            && (! symbolic_operand (rs2, VOIDmode) || mode == Pmode)
3494            && (GET_CODE (rs2) != CONST_INT || SMALL_INT (rs2)))
3495           || ((REG_P (rs1)
3496                || GET_CODE (rs1) == SUBREG)
3497               && RTX_OK_FOR_OFFSET_P (rs2)))
3498         {
3499           imm1 = rs2;
3500           rs2 = NULL;
3501         }
3502       else if ((REG_P (rs1) || GET_CODE (rs1) == SUBREG)
3503                && (REG_P (rs2) || GET_CODE (rs2) == SUBREG))
3504         {
3505           /* We prohibit REG + REG for TFmode when there are no quad move insns
3506              and we consequently need to split.  We do this because REG+REG
3507              is not an offsettable address.  If we get the situation in reload
3508              where source and destination of a movtf pattern are both MEMs with
3509              REG+REG address, then only one of them gets converted to an
3510              offsettable address.  */
3511           if (mode == TFmode
3512               && ! (TARGET_FPU && TARGET_ARCH64 && TARGET_HARD_QUAD))
3513             return 0;
3514
3515           /* We prohibit REG + REG on ARCH32 if not optimizing for
3516              DFmode/DImode because then mem_min_alignment is likely to be zero
3517              after reload and the  forced split would lack a matching splitter
3518              pattern.  */
3519           if (TARGET_ARCH32 && !optimize
3520               && (mode == DFmode || mode == DImode))
3521             return 0;
3522         }
3523       else if (USE_AS_OFFSETABLE_LO10
3524                && GET_CODE (rs1) == LO_SUM
3525                && TARGET_ARCH64
3526                && ! TARGET_CM_MEDMID
3527                && RTX_OK_FOR_OLO10_P (rs2))
3528         {
3529           imm2 = rs2;
3530           rs2 = NULL;
3531           imm1 = XEXP (rs1, 1);
3532           rs1 = XEXP (rs1, 0);
3533           if (! CONSTANT_P (imm1) || tls_symbolic_operand (rs1))
3534             return 0;
3535         }
3536     }
3537   else if (GET_CODE (addr) == LO_SUM)
3538     {
3539       rs1 = XEXP (addr, 0);
3540       imm1 = XEXP (addr, 1);
3541
3542       if (! CONSTANT_P (imm1) || tls_symbolic_operand (rs1))
3543         return 0;
3544
3545       if (USE_AS_OFFSETABLE_LO10)
3546         {
3547           /* We can't allow TFmode, because an offset greater than or equal to
3548              the alignment (8) may cause the LO_SUM to overflow if !v9.  */
3549           if (mode == TFmode && ! TARGET_V9)
3550             return 0;
3551         }
3552       else
3553         {
3554           /* We prohibit LO_SUM for TFmode when there are no quad move insns
3555              and we consequently need to split.  We do this because LO_SUM
3556              is not an offsettable address.  If we get the situation in reload
3557              where source and destination of a movtf pattern are both MEMs with
3558              LO_SUM address, then only one of them gets converted to an
3559              offsettable address.  */
3560           if (mode == TFmode
3561               && ! (TARGET_FPU && TARGET_ARCH64 && TARGET_HARD_QUAD))
3562             return 0;
3563         }
3564     }
3565   else if (GET_CODE (addr) == CONST_INT && SMALL_INT (addr))
3566     return 1;
3567   else
3568     return 0;
3569
3570   if (GET_CODE (rs1) == SUBREG)
3571     rs1 = SUBREG_REG (rs1);
3572   if (!REG_P (rs1))
3573     return 0;
3574
3575   if (rs2)
3576     {
3577       if (GET_CODE (rs2) == SUBREG)
3578         rs2 = SUBREG_REG (rs2);
3579       if (!REG_P (rs2))
3580         return 0;
3581     }
3582
3583   if (strict)
3584     {
3585       if (!REGNO_OK_FOR_BASE_P (REGNO (rs1))
3586           || (rs2 && !REGNO_OK_FOR_BASE_P (REGNO (rs2))))
3587         return 0;
3588     }
3589   else
3590     {
3591       if ((REGNO (rs1) >= 32
3592            && REGNO (rs1) != FRAME_POINTER_REGNUM
3593            && REGNO (rs1) < FIRST_PSEUDO_REGISTER)
3594           || (rs2
3595               && (REGNO (rs2) >= 32
3596                   && REGNO (rs2) != FRAME_POINTER_REGNUM
3597                   && REGNO (rs2) < FIRST_PSEUDO_REGISTER)))
3598         return 0;
3599     }
3600   return 1;
3601 }
3602
3603 /* Construct the SYMBOL_REF for the tls_get_offset function.  */
3604
3605 static GTY(()) rtx sparc_tls_symbol;
3606 static rtx
3607 sparc_tls_get_addr (void)
3608 {
3609   if (!sparc_tls_symbol)
3610     sparc_tls_symbol = gen_rtx_SYMBOL_REF (Pmode, "__tls_get_addr");
3611
3612   return sparc_tls_symbol;
3613 }
3614
3615 static rtx
3616 sparc_tls_got (void)
3617 {
3618   rtx temp;
3619   if (flag_pic)
3620     {
3621       current_function_uses_pic_offset_table = 1;
3622       return pic_offset_table_rtx;
3623     }
3624
3625   if (!global_offset_table)
3626     global_offset_table = gen_rtx_SYMBOL_REF (Pmode, "_GLOBAL_OFFSET_TABLE_");
3627   temp = gen_reg_rtx (Pmode);
3628   emit_move_insn (temp, global_offset_table);
3629   return temp;
3630 }
3631
3632
3633 /* ADDR contains a thread-local SYMBOL_REF.  Generate code to compute
3634    this (thread-local) address.  */
3635
3636 rtx
3637 legitimize_tls_address (rtx addr)
3638 {
3639   rtx temp1, temp2, temp3, ret, o0, got, insn;
3640
3641   if (no_new_pseudos)
3642     abort ();
3643
3644   if (GET_CODE (addr) == SYMBOL_REF)
3645     switch (SYMBOL_REF_TLS_MODEL (addr))
3646       {
3647       case TLS_MODEL_GLOBAL_DYNAMIC:
3648         start_sequence ();
3649         temp1 = gen_reg_rtx (SImode);
3650         temp2 = gen_reg_rtx (SImode);
3651         ret = gen_reg_rtx (Pmode);
3652         o0 = gen_rtx_REG (Pmode, 8);
3653         got = sparc_tls_got ();
3654         emit_insn (gen_tgd_hi22 (temp1, addr));
3655         emit_insn (gen_tgd_lo10 (temp2, temp1, addr));
3656         if (TARGET_ARCH32)
3657           {
3658             emit_insn (gen_tgd_add32 (o0, got, temp2, addr));
3659             insn = emit_call_insn (gen_tgd_call32 (o0, sparc_tls_get_addr (),
3660                                                    addr, const1_rtx));
3661           }
3662         else
3663           {
3664             emit_insn (gen_tgd_add64 (o0, got, temp2, addr));
3665             insn = emit_call_insn (gen_tgd_call64 (o0, sparc_tls_get_addr (),
3666                                                    addr, const1_rtx));
3667           }
3668         CALL_INSN_FUNCTION_USAGE (insn)
3669           = gen_rtx_EXPR_LIST (VOIDmode, gen_rtx_USE (VOIDmode, o0),
3670                                CALL_INSN_FUNCTION_USAGE (insn));
3671         insn = get_insns ();
3672         end_sequence ();
3673         emit_libcall_block (insn, ret, o0, addr);
3674         break;
3675
3676       case TLS_MODEL_LOCAL_DYNAMIC:
3677         start_sequence ();
3678         temp1 = gen_reg_rtx (SImode);
3679         temp2 = gen_reg_rtx (SImode);
3680         temp3 = gen_reg_rtx (Pmode);
3681         ret = gen_reg_rtx (Pmode);
3682         o0 = gen_rtx_REG (Pmode, 8);
3683         got = sparc_tls_got ();
3684         emit_insn (gen_tldm_hi22 (temp1));
3685         emit_insn (gen_tldm_lo10 (temp2, temp1));
3686         if (TARGET_ARCH32)
3687           {
3688             emit_insn (gen_tldm_add32 (o0, got, temp2));
3689             insn = emit_call_insn (gen_tldm_call32 (o0, sparc_tls_get_addr (),
3690                                                     const1_rtx));
3691           }
3692         else
3693           {
3694             emit_insn (gen_tldm_add64 (o0, got, temp2));
3695             insn = emit_call_insn (gen_tldm_call64 (o0, sparc_tls_get_addr (),
3696                                                     const1_rtx));
3697           }
3698         CALL_INSN_FUNCTION_USAGE (insn)
3699           = gen_rtx_EXPR_LIST (VOIDmode, gen_rtx_USE (VOIDmode, o0),
3700                                CALL_INSN_FUNCTION_USAGE (insn));
3701         insn = get_insns ();
3702         end_sequence ();
3703         emit_libcall_block (insn, temp3, o0,
3704                             gen_rtx_UNSPEC (Pmode, gen_rtvec (1, const0_rtx),
3705                                             UNSPEC_TLSLD_BASE));
3706         temp1 = gen_reg_rtx (SImode);
3707         temp2 = gen_reg_rtx (SImode);
3708         emit_insn (gen_tldo_hix22 (temp1, addr));
3709         emit_insn (gen_tldo_lox10 (temp2, temp1, addr));
3710         if (TARGET_ARCH32)
3711           emit_insn (gen_tldo_add32 (ret, temp3, temp2, addr));
3712         else
3713           emit_insn (gen_tldo_add64 (ret, temp3, temp2, addr));
3714         break;
3715
3716       case TLS_MODEL_INITIAL_EXEC:
3717         temp1 = gen_reg_rtx (SImode);
3718         temp2 = gen_reg_rtx (SImode);
3719         temp3 = gen_reg_rtx (Pmode);
3720         got = sparc_tls_got ();
3721         emit_insn (gen_tie_hi22 (temp1, addr));
3722         emit_insn (gen_tie_lo10 (temp2, temp1, addr));
3723         if (TARGET_ARCH32)
3724           emit_insn (gen_tie_ld32 (temp3, got, temp2, addr));
3725         else
3726           emit_insn (gen_tie_ld64 (temp3, got, temp2, addr));
3727         if (TARGET_SUN_TLS)
3728           {
3729             ret = gen_reg_rtx (Pmode);
3730             if (TARGET_ARCH32)
3731               emit_insn (gen_tie_add32 (ret, gen_rtx_REG (Pmode, 7),
3732                                         temp3, addr));
3733             else
3734               emit_insn (gen_tie_add64 (ret, gen_rtx_REG (Pmode, 7),
3735                                         temp3, addr));
3736           }
3737         else
3738           ret = gen_rtx_PLUS (Pmode, gen_rtx_REG (Pmode, 7), temp3);
3739         break;
3740
3741       case TLS_MODEL_LOCAL_EXEC:
3742         temp1 = gen_reg_rtx (Pmode);
3743         temp2 = gen_reg_rtx (Pmode);
3744         if (TARGET_ARCH32)
3745           {
3746             emit_insn (gen_tle_hix22_sp32 (temp1, addr));
3747             emit_insn (gen_tle_lox10_sp32 (temp2, temp1, addr));
3748           }
3749         else
3750           {
3751             emit_insn (gen_tle_hix22_sp64 (temp1, addr));
3752             emit_insn (gen_tle_lox10_sp64 (temp2, temp1, addr));
3753           }
3754         ret = gen_rtx_PLUS (Pmode, gen_rtx_REG (Pmode, 7), temp2);
3755         break;
3756
3757       default:
3758         abort ();
3759       }
3760
3761   else
3762     abort ();  /* for now ... */
3763
3764   return ret;
3765 }
3766
3767
3768 /* Legitimize PIC addresses.  If the address is already position-independent,
3769    we return ORIG.  Newly generated position-independent addresses go into a
3770    reg.  This is REG if nonzero, otherwise we allocate register(s) as
3771    necessary.  */
3772
3773 rtx
3774 legitimize_pic_address (rtx orig, enum machine_mode mode ATTRIBUTE_UNUSED,
3775                         rtx reg)
3776 {
3777   if (GET_CODE (orig) == SYMBOL_REF)
3778     {
3779       rtx pic_ref, address;
3780       rtx insn;
3781
3782       if (reg == 0)
3783         {
3784           if (reload_in_progress || reload_completed)
3785             abort ();
3786           else
3787             reg = gen_reg_rtx (Pmode);
3788         }
3789
3790       if (flag_pic == 2)
3791         {
3792           /* If not during reload, allocate another temp reg here for loading
3793              in the address, so that these instructions can be optimized
3794              properly.  */
3795           rtx temp_reg = ((reload_in_progress || reload_completed)
3796                           ? reg : gen_reg_rtx (Pmode));
3797
3798           /* Must put the SYMBOL_REF inside an UNSPEC here so that cse
3799              won't get confused into thinking that these two instructions
3800              are loading in the true address of the symbol.  If in the
3801              future a PIC rtx exists, that should be used instead.  */
3802           if (Pmode == SImode)
3803             {
3804               emit_insn (gen_movsi_high_pic (temp_reg, orig));
3805               emit_insn (gen_movsi_lo_sum_pic (temp_reg, temp_reg, orig));
3806             }
3807           else
3808             {
3809               emit_insn (gen_movdi_high_pic (temp_reg, orig));
3810               emit_insn (gen_movdi_lo_sum_pic (temp_reg, temp_reg, orig));
3811             }
3812           address = temp_reg;
3813         }
3814       else
3815         address = orig;
3816
3817       pic_ref = gen_const_mem (Pmode,
3818                                gen_rtx_PLUS (Pmode,
3819                                              pic_offset_table_rtx, address));
3820       current_function_uses_pic_offset_table = 1;
3821       insn = emit_move_insn (reg, pic_ref);
3822       /* Put a REG_EQUAL note on this insn, so that it can be optimized
3823          by loop.  */
3824       REG_NOTES (insn) = gen_rtx_EXPR_LIST (REG_EQUAL, orig,
3825                                   REG_NOTES (insn));
3826       return reg;
3827     }
3828   else if (GET_CODE (orig) == CONST)
3829     {
3830       rtx base, offset;
3831
3832       if (GET_CODE (XEXP (orig, 0)) == PLUS
3833           && XEXP (XEXP (orig, 0), 0) == pic_offset_table_rtx)
3834         return orig;
3835
3836       if (reg == 0)
3837         {
3838           if (reload_in_progress || reload_completed)
3839             abort ();
3840           else
3841             reg = gen_reg_rtx (Pmode);
3842         }
3843
3844       if (GET_CODE (XEXP (orig, 0)) == PLUS)
3845         {
3846           base = legitimize_pic_address (XEXP (XEXP (orig, 0), 0), Pmode, reg);
3847           offset = legitimize_pic_address (XEXP (XEXP (orig, 0), 1), Pmode,
3848                                          base == reg ? 0 : reg);
3849         }
3850       else
3851         abort ();
3852
3853       if (GET_CODE (offset) == CONST_INT)
3854         {
3855           if (SMALL_INT (offset))
3856             return plus_constant (base, INTVAL (offset));
3857           else if (! reload_in_progress && ! reload_completed)
3858             offset = force_reg (Pmode, offset);
3859           else
3860             /* If we reach here, then something is seriously wrong.  */
3861             abort ();
3862         }
3863       return gen_rtx_PLUS (Pmode, base, offset);
3864     }
3865   else if (GET_CODE (orig) == LABEL_REF)
3866     /* ??? Why do we do this?  */
3867     /* Now movsi_pic_label_ref uses it, but we ought to be checking that
3868        the register is live instead, in case it is eliminated.  */
3869     current_function_uses_pic_offset_table = 1;
3870
3871   return orig;
3872 }
3873
3874 /* Try machine-dependent ways of modifying an illegitimate address X
3875    to be legitimate.  If we find one, return the new, valid address.
3876
3877    OLDX is the address as it was before break_out_memory_refs was called.
3878    In some cases it is useful to look at this to decide what needs to be done.
3879
3880    MODE is the mode of the operand pointed to by X.  */
3881
3882 rtx
3883 legitimize_address (rtx x, rtx oldx ATTRIBUTE_UNUSED, enum machine_mode mode)
3884 {
3885   rtx orig_x = x;
3886
3887   if (GET_CODE (x) == PLUS && GET_CODE (XEXP (x, 0)) == MULT)
3888     x = gen_rtx_PLUS (Pmode, XEXP (x, 1),
3889                       force_operand (XEXP (x, 0), NULL_RTX));
3890   if (GET_CODE (x) == PLUS && GET_CODE (XEXP (x, 1)) == MULT)
3891     x = gen_rtx_PLUS (Pmode, XEXP (x, 0),
3892                       force_operand (XEXP (x, 1), NULL_RTX));
3893   if (GET_CODE (x) == PLUS && GET_CODE (XEXP (x, 0)) == PLUS)
3894     x = gen_rtx_PLUS (Pmode, force_operand (XEXP (x, 0), NULL_RTX),
3895                       XEXP (x, 1));
3896   if (GET_CODE (x) == PLUS && GET_CODE (XEXP (x, 1)) == PLUS)
3897     x = gen_rtx_PLUS (Pmode, XEXP (x, 0),
3898                       force_operand (XEXP (x, 1), NULL_RTX));
3899
3900   if (x != orig_x && legitimate_address_p (mode, x, FALSE))
3901     return x;
3902
3903   if (tls_symbolic_operand (x))
3904     x = legitimize_tls_address (x);
3905   else if (flag_pic)
3906     x = legitimize_pic_address (x, mode, 0);
3907   else if (GET_CODE (x) == PLUS && CONSTANT_ADDRESS_P (XEXP (x, 1)))
3908     x = gen_rtx_PLUS (Pmode, XEXP (x, 0),
3909                       copy_to_mode_reg (Pmode, XEXP (x, 1)));
3910   else if (GET_CODE (x) == PLUS && CONSTANT_ADDRESS_P (XEXP (x, 0)))
3911     x = gen_rtx_PLUS (Pmode, XEXP (x, 1),
3912                       copy_to_mode_reg (Pmode, XEXP (x, 0)));
3913   else if (GET_CODE (x) == SYMBOL_REF
3914            || GET_CODE (x) == CONST
3915            || GET_CODE (x) == LABEL_REF)
3916     x = copy_to_suggested_reg (x, NULL_RTX, Pmode);
3917   return x;
3918 }
3919
3920 /* Emit the special PIC prologue.  */
3921
3922 static void
3923 load_pic_register (void)
3924 {
3925   int orig_flag_pic = flag_pic;
3926
3927   /* If we haven't emitted the special helper function, do so now.  */
3928   if (add_pc_to_pic_symbol_name[0] == 0)
3929     {
3930       const char *pic_name = reg_names[REGNO (pic_offset_table_rtx)];
3931       int align;
3932
3933       ASM_GENERATE_INTERNAL_LABEL (add_pc_to_pic_symbol_name, "LADDPC", 0);
3934       text_section ();
3935
3936       align = floor_log2 (FUNCTION_BOUNDARY / BITS_PER_UNIT);
3937       if (align > 0)
3938         ASM_OUTPUT_ALIGN (asm_out_file, align);
3939       ASM_OUTPUT_LABEL (asm_out_file, add_pc_to_pic_symbol_name);
3940       if (flag_delayed_branch)
3941         fprintf (asm_out_file, "\tjmp %%o7+8\n\t add\t%%o7, %s, %s\n",
3942                  pic_name, pic_name);
3943       else
3944         fprintf (asm_out_file, "\tadd\t%%o7, %s, %s\n\tjmp %%o7+8\n\t nop\n",
3945                  pic_name, pic_name);
3946     }
3947
3948   /* Initialize every time through, since we can't easily
3949      know this to be permanent.  */
3950   global_offset_table = gen_rtx_SYMBOL_REF (Pmode, "_GLOBAL_OFFSET_TABLE_");
3951   add_pc_to_pic_symbol = gen_rtx_SYMBOL_REF (Pmode, add_pc_to_pic_symbol_name);
3952
3953   flag_pic = 0;
3954   emit_insn (gen_load_pcrel_sym (pic_offset_table_rtx, global_offset_table,
3955                                  add_pc_to_pic_symbol));
3956   flag_pic = orig_flag_pic;
3957
3958   /* Need to emit this whether or not we obey regdecls,
3959      since setjmp/longjmp can cause life info to screw up.
3960      ??? In the case where we don't obey regdecls, this is not sufficient
3961      since we may not fall out the bottom.  */
3962   emit_insn (gen_rtx_USE (VOIDmode, pic_offset_table_rtx));
3963 }
3964 \f
3965 /* Return 1 if RTX is a MEM which is known to be aligned to at
3966    least a DESIRED byte boundary.  */
3967
3968 int
3969 mem_min_alignment (rtx mem, int desired)
3970 {
3971   rtx addr, base, offset;
3972
3973   /* If it's not a MEM we can't accept it.  */
3974   if (GET_CODE (mem) != MEM)
3975     return 0;
3976
3977   addr = XEXP (mem, 0);
3978   base = offset = NULL_RTX;
3979   if (GET_CODE (addr) == PLUS)
3980     {
3981       if (GET_CODE (XEXP (addr, 0)) == REG)
3982         {
3983           base = XEXP (addr, 0);
3984
3985           /* What we are saying here is that if the base
3986              REG is aligned properly, the compiler will make
3987              sure any REG based index upon it will be so
3988              as well.  */
3989           if (GET_CODE (XEXP (addr, 1)) == CONST_INT)
3990             offset = XEXP (addr, 1);
3991           else
3992             offset = const0_rtx;
3993         }
3994     }
3995   else if (GET_CODE (addr) == REG)
3996     {
3997       base = addr;
3998       offset = const0_rtx;
3999     }
4000
4001   if (base != NULL_RTX)
4002     {
4003       int regno = REGNO (base);
4004
4005       if (regno != HARD_FRAME_POINTER_REGNUM && regno != STACK_POINTER_REGNUM)
4006         {
4007           /* Check if the compiler has recorded some information
4008              about the alignment of the base REG.  If reload has
4009              completed, we already matched with proper alignments.
4010              If not running global_alloc, reload might give us
4011              unaligned pointer to local stack though.  */
4012           if (((cfun != 0
4013                 && REGNO_POINTER_ALIGN (regno) >= desired * BITS_PER_UNIT)
4014                || (optimize && reload_completed))
4015               && (INTVAL (offset) & (desired - 1)) == 0)
4016             return 1;
4017         }
4018       else
4019         {
4020           if (((INTVAL (offset) - SPARC_STACK_BIAS) & (desired - 1)) == 0)
4021             return 1;
4022         }
4023     }
4024   else if (! TARGET_UNALIGNED_DOUBLES
4025            || CONSTANT_P (addr)
4026            || GET_CODE (addr) == LO_SUM)
4027     {
4028       /* Anything else we know is properly aligned unless TARGET_UNALIGNED_DOUBLES
4029          is true, in which case we can only assume that an access is aligned if
4030          it is to a constant address, or the address involves a LO_SUM.  */
4031       return 1;
4032     }
4033
4034   /* An obviously unaligned address.  */
4035   return 0;
4036 }
4037
4038 \f
4039 /* Vectors to keep interesting information about registers where it can easily
4040    be got.  We used to use the actual mode value as the bit number, but there
4041    are more than 32 modes now.  Instead we use two tables: one indexed by
4042    hard register number, and one indexed by mode.  */
4043
4044 /* The purpose of sparc_mode_class is to shrink the range of modes so that
4045    they all fit (as bit numbers) in a 32 bit word (again).  Each real mode is
4046    mapped into one sparc_mode_class mode.  */
4047
4048 enum sparc_mode_class {
4049   S_MODE, D_MODE, T_MODE, O_MODE,
4050   SF_MODE, DF_MODE, TF_MODE, OF_MODE,
4051   CC_MODE, CCFP_MODE
4052 };
4053
4054 /* Modes for single-word and smaller quantities.  */
4055 #define S_MODES ((1 << (int) S_MODE) | (1 << (int) SF_MODE))
4056
4057 /* Modes for double-word and smaller quantities.  */
4058 #define D_MODES (S_MODES | (1 << (int) D_MODE) | (1 << DF_MODE))
4059
4060 /* Modes for quad-word and smaller quantities.  */
4061 #define T_MODES (D_MODES | (1 << (int) T_MODE) | (1 << (int) TF_MODE))
4062
4063 /* Modes for 8-word and smaller quantities.  */
4064 #define O_MODES (T_MODES | (1 << (int) O_MODE) | (1 << (int) OF_MODE))
4065
4066 /* Modes for single-float quantities.  We must allow any single word or
4067    smaller quantity.  This is because the fix/float conversion instructions
4068    take integer inputs/outputs from the float registers.  */
4069 #define SF_MODES (S_MODES)
4070
4071 /* Modes for double-float and smaller quantities.  */
4072 #define DF_MODES (S_MODES | D_MODES)
4073
4074 /* Modes for double-float only quantities.  */
4075 #define DF_MODES_NO_S ((1 << (int) D_MODE) | (1 << (int) DF_MODE))
4076
4077 /* Modes for quad-float only quantities.  */
4078 #define TF_ONLY_MODES (1 << (int) TF_MODE)
4079
4080 /* Modes for quad-float and smaller quantities.  */
4081 #define TF_MODES (DF_MODES | TF_ONLY_MODES)
4082
4083 /* Modes for quad-float and double-float quantities.  */
4084 #define TF_MODES_NO_S (DF_MODES_NO_S | TF_ONLY_MODES)
4085
4086 /* Modes for quad-float pair only quantities.  */
4087 #define OF_ONLY_MODES (1 << (int) OF_MODE)
4088
4089 /* Modes for quad-float pairs and smaller quantities.  */
4090 #define OF_MODES (TF_MODES | OF_ONLY_MODES)
4091
4092 #define OF_MODES_NO_S (TF_MODES_NO_S | OF_ONLY_MODES)
4093
4094 /* Modes for condition codes.  */
4095 #define CC_MODES (1 << (int) CC_MODE)
4096 #define CCFP_MODES (1 << (int) CCFP_MODE)
4097
4098 /* Value is 1 if register/mode pair is acceptable on sparc.
4099    The funny mixture of D and T modes is because integer operations
4100    do not specially operate on tetra quantities, so non-quad-aligned
4101    registers can hold quadword quantities (except %o4 and %i4 because
4102    they cross fixed registers).  */
4103
4104 /* This points to either the 32 bit or the 64 bit version.  */
4105 const int *hard_regno_mode_classes;
4106
4107 static const int hard_32bit_mode_classes[] = {
4108   S_MODES, S_MODES, T_MODES, S_MODES, T_MODES, S_MODES, D_MODES, S_MODES,
4109   T_MODES, S_MODES, T_MODES, S_MODES, D_MODES, S_MODES, D_MODES, S_MODES,
4110   T_MODES, S_MODES, T_MODES, S_MODES, T_MODES, S_MODES, D_MODES, S_MODES,
4111   T_MODES, S_MODES, T_MODES, S_MODES, D_MODES, S_MODES, D_MODES, S_MODES,
4112
4113   OF_MODES, SF_MODES, DF_MODES, SF_MODES, OF_MODES, SF_MODES, DF_MODES, SF_MODES,
4114   OF_MODES, SF_MODES, DF_MODES, SF_MODES, OF_MODES, SF_MODES, DF_MODES, SF_MODES,
4115   OF_MODES, SF_MODES, DF_MODES, SF_MODES, OF_MODES, SF_MODES, DF_MODES, SF_MODES,
4116   OF_MODES, SF_MODES, DF_MODES, SF_MODES, TF_MODES, SF_MODES, DF_MODES, SF_MODES,
4117
4118   /* FP regs f32 to f63.  Only the even numbered registers actually exist,
4119      and none can hold SFmode/SImode values.  */
4120   OF_MODES_NO_S, 0, DF_MODES_NO_S, 0, OF_MODES_NO_S, 0, DF_MODES_NO_S, 0,
4121   OF_MODES_NO_S, 0, DF_MODES_NO_S, 0, OF_MODES_NO_S, 0, DF_MODES_NO_S, 0,
4122   OF_MODES_NO_S, 0, DF_MODES_NO_S, 0, OF_MODES_NO_S, 0, DF_MODES_NO_S, 0,
4123   OF_MODES_NO_S, 0, DF_MODES_NO_S, 0, TF_MODES_NO_S, 0, DF_MODES_NO_S, 0,
4124
4125   /* %fcc[0123] */
4126   CCFP_MODES, CCFP_MODES, CCFP_MODES, CCFP_MODES,
4127
4128   /* %icc */
4129   CC_MODES
4130 };
4131
4132 static const int hard_64bit_mode_classes[] = {
4133   D_MODES, D_MODES, T_MODES, D_MODES, T_MODES, D_MODES, T_MODES, D_MODES,
4134   O_MODES, D_MODES, T_MODES, D_MODES, T_MODES, D_MODES, T_MODES, D_MODES,
4135   T_MODES, D_MODES, T_MODES, D_MODES, T_MODES, D_MODES, T_MODES, D_MODES,
4136   O_MODES, D_MODES, T_MODES, D_MODES, T_MODES, D_MODES, T_MODES, D_MODES,
4137
4138   OF_MODES, SF_MODES, DF_MODES, SF_MODES, OF_MODES, SF_MODES, DF_MODES, SF_MODES,
4139   OF_MODES, SF_MODES, DF_MODES, SF_MODES, OF_MODES, SF_MODES, DF_MODES, SF_MODES,
4140   OF_MODES, SF_MODES, DF_MODES, SF_MODES, OF_MODES, SF_MODES, DF_MODES, SF_MODES,
4141   OF_MODES, SF_MODES, DF_MODES, SF_MODES, TF_MODES, SF_MODES, DF_MODES, SF_MODES,
4142
4143   /* FP regs f32 to f63.  Only the even numbered registers actually exist,
4144      and none can hold SFmode/SImode values.  */
4145   OF_MODES_NO_S, 0, DF_MODES_NO_S, 0, OF_MODES_NO_S, 0, DF_MODES_NO_S, 0,
4146   OF_MODES_NO_S, 0, DF_MODES_NO_S, 0, OF_MODES_NO_S, 0, DF_MODES_NO_S, 0,
4147   OF_MODES_NO_S, 0, DF_MODES_NO_S, 0, OF_MODES_NO_S, 0, DF_MODES_NO_S, 0,
4148   OF_MODES_NO_S, 0, DF_MODES_NO_S, 0, TF_MODES_NO_S, 0, DF_MODES_NO_S, 0,
4149
4150   /* %fcc[0123] */
4151   CCFP_MODES, CCFP_MODES, CCFP_MODES, CCFP_MODES,
4152
4153   /* %icc */
4154   CC_MODES
4155 };
4156
4157 int sparc_mode_class [NUM_MACHINE_MODES];
4158
4159 enum reg_class sparc_regno_reg_class[FIRST_PSEUDO_REGISTER];
4160
4161 static void
4162 sparc_init_modes (void)
4163 {
4164   int i;
4165
4166   for (i = 0; i < NUM_MACHINE_MODES; i++)
4167     {
4168       switch (GET_MODE_CLASS (i))
4169         {
4170         case MODE_INT:
4171         case MODE_PARTIAL_INT:
4172         case MODE_COMPLEX_INT:
4173           if (GET_MODE_SIZE (i) <= 4)
4174             sparc_mode_class[i] = 1 << (int) S_MODE;
4175           else if (GET_MODE_SIZE (i) == 8)
4176             sparc_mode_class[i] = 1 << (int) D_MODE;
4177           else if (GET_MODE_SIZE (i) == 16)
4178             sparc_mode_class[i] = 1 << (int) T_MODE;
4179           else if (GET_MODE_SIZE (i) == 32)
4180             sparc_mode_class[i] = 1 << (int) O_MODE;
4181           else
4182             sparc_mode_class[i] = 0;
4183           break;
4184         case MODE_FLOAT:
4185         case MODE_COMPLEX_FLOAT:
4186           if (GET_MODE_SIZE (i) <= 4)
4187             sparc_mode_class[i] = 1 << (int) SF_MODE;
4188           else if (GET_MODE_SIZE (i) == 8)
4189             sparc_mode_class[i] = 1 << (int) DF_MODE;
4190           else if (GET_MODE_SIZE (i) == 16)
4191             sparc_mode_class[i] = 1 << (int) TF_MODE;
4192           else if (GET_MODE_SIZE (i) == 32)
4193             sparc_mode_class[i] = 1 << (int) OF_MODE;
4194           else
4195             sparc_mode_class[i] = 0;
4196           break;
4197         case MODE_CC:
4198           if (i == (int) CCFPmode || i == (int) CCFPEmode)
4199             sparc_mode_class[i] = 1 << (int) CCFP_MODE;
4200           else
4201             sparc_mode_class[i] = 1 << (int) CC_MODE;
4202           break;
4203         default:
4204           sparc_mode_class[i] = 0;
4205           break;
4206         }
4207     }
4208
4209   if (TARGET_ARCH64)
4210     hard_regno_mode_classes = hard_64bit_mode_classes;
4211   else
4212     hard_regno_mode_classes = hard_32bit_mode_classes;
4213
4214   /* Initialize the array used by REGNO_REG_CLASS.  */
4215   for (i = 0; i < FIRST_PSEUDO_REGISTER; i++)
4216     {
4217       if (i < 16 && TARGET_V8PLUS)
4218         sparc_regno_reg_class[i] = I64_REGS;
4219       else if (i < 32 || i == FRAME_POINTER_REGNUM)
4220         sparc_regno_reg_class[i] = GENERAL_REGS;
4221       else if (i < 64)
4222         sparc_regno_reg_class[i] = FP_REGS;
4223       else if (i < 96)
4224         sparc_regno_reg_class[i] = EXTRA_FP_REGS;
4225       else if (i < 100)
4226         sparc_regno_reg_class[i] = FPCC_REGS;
4227       else
4228         sparc_regno_reg_class[i] = NO_REGS;
4229     }
4230 }
4231 \f
4232 /* Compute the frame size required by the function.  This function is called
4233    during the reload pass and also by sparc_expand_prologue.  */
4234
4235 HOST_WIDE_INT
4236 sparc_compute_frame_size (HOST_WIDE_INT size, int leaf_function_p)
4237 {
4238   int outgoing_args_size = (current_function_outgoing_args_size
4239                             + REG_PARM_STACK_SPACE (current_function_decl));
4240   int n_regs = 0;  /* N_REGS is the number of 4-byte regs saved thus far.  */
4241   int i;
4242
4243   if (TARGET_ARCH64)
4244     {
4245       for (i = 0; i < 8; i++)
4246         if (regs_ever_live[i] && ! call_used_regs[i])
4247           n_regs += 2;
4248     }
4249   else
4250     {
4251       for (i = 0; i < 8; i += 2)
4252         if ((regs_ever_live[i] && ! call_used_regs[i])
4253             || (regs_ever_live[i+1] && ! call_used_regs[i+1]))
4254           n_regs += 2;
4255     }
4256
4257   for (i = 32; i < (TARGET_V9 ? 96 : 64); i += 2)
4258     if ((regs_ever_live[i] && ! call_used_regs[i])
4259         || (regs_ever_live[i+1] && ! call_used_regs[i+1]))
4260       n_regs += 2;
4261
4262   /* Set up values for use in prologue and epilogue.  */
4263   num_gfregs = n_regs;
4264
4265   if (leaf_function_p
4266       && n_regs == 0
4267       && size == 0
4268       && current_function_outgoing_args_size == 0)
4269     actual_fsize = apparent_fsize = 0;
4270   else
4271     {
4272       /* We subtract STARTING_FRAME_OFFSET, remember it's negative.  */
4273       apparent_fsize = (size - STARTING_FRAME_OFFSET + 7) & -8;
4274       apparent_fsize += n_regs * 4;
4275       actual_fsize = apparent_fsize + ((outgoing_args_size + 7) & -8);
4276     }
4277
4278   /* Make sure nothing can clobber our register windows.
4279      If a SAVE must be done, or there is a stack-local variable,
4280      the register window area must be allocated.
4281      ??? For v8 we apparently need an additional 8 bytes of reserved space.  */
4282   if (! leaf_function_p || size > 0)
4283     actual_fsize += (16 * UNITS_PER_WORD) + (TARGET_ARCH64 ? 0 : 8);
4284
4285   return SPARC_STACK_ALIGN (actual_fsize);
4286 }
4287
4288 /* Output any necessary .register pseudo-ops.  */
4289
4290 void
4291 sparc_output_scratch_registers (FILE *file ATTRIBUTE_UNUSED)
4292 {
4293 #ifdef HAVE_AS_REGISTER_PSEUDO_OP
4294   int i;
4295
4296   if (TARGET_ARCH32)
4297     return;
4298
4299   /* Check if %g[2367] were used without
4300      .register being printed for them already.  */
4301   for (i = 2; i < 8; i++)
4302     {
4303       if (regs_ever_live [i]
4304           && ! sparc_hard_reg_printed [i])
4305         {
4306           sparc_hard_reg_printed [i] = 1;
4307           fprintf (file, "\t.register\t%%g%d, #scratch\n", i);
4308         }
4309       if (i == 3) i = 5;
4310     }
4311 #endif
4312 }
4313
4314 /* Save/restore call-saved registers from LOW to HIGH at BASE+OFFSET
4315    as needed.  LOW should be double-word aligned for 32-bit registers.
4316    Return the new OFFSET.  */
4317
4318 #define SORR_SAVE    0
4319 #define SORR_RESTORE 1
4320
4321 static int
4322 save_or_restore_regs (int low, int high, rtx base, int offset, int action)
4323 {
4324   rtx mem, insn;
4325   int i;
4326
4327   if (TARGET_ARCH64 && high <= 32)
4328     {
4329       for (i = low; i < high; i++)
4330         {
4331           if (regs_ever_live[i] && ! call_used_regs[i])
4332             {
4333               mem = gen_rtx_MEM (DImode, plus_constant (base, offset));
4334               set_mem_alias_set (mem, sparc_sr_alias_set);
4335               if (action == SORR_SAVE)
4336                 {
4337                   insn = emit_move_insn (mem, gen_rtx_REG (DImode, i));
4338                   RTX_FRAME_RELATED_P (insn) = 1;
4339                 }
4340               else  /* action == SORR_RESTORE */
4341                 emit_move_insn (gen_rtx_REG (DImode, i), mem);
4342               offset += 8;
4343             }
4344         }
4345     }
4346   else
4347     {
4348       for (i = low; i < high; i += 2)
4349         {
4350           bool reg0 = regs_ever_live[i] && ! call_used_regs[i];
4351           bool reg1 = regs_ever_live[i+1] && ! call_used_regs[i+1];
4352           enum machine_mode mode;
4353           int regno;
4354
4355           if (reg0 && reg1)
4356             {
4357               mode = i < 32 ? DImode : DFmode;
4358               regno = i;
4359             }
4360           else if (reg0)
4361             {
4362               mode = i < 32 ? SImode : SFmode;
4363               regno = i;
4364             }
4365           else if (reg1)
4366             {
4367               mode = i < 32 ? SImode : SFmode;
4368               regno = i + 1;
4369               offset += 4;
4370             }
4371           else
4372             continue;
4373
4374           mem = gen_rtx_MEM (mode, plus_constant (base, offset));
4375           set_mem_alias_set (mem, sparc_sr_alias_set);
4376           if (action == SORR_SAVE)
4377             {
4378               insn = emit_move_insn (mem, gen_rtx_REG (mode, regno));
4379               RTX_FRAME_RELATED_P (insn) = 1;
4380             }
4381           else  /* action == SORR_RESTORE */
4382             emit_move_insn (gen_rtx_REG (mode, regno), mem);
4383
4384           /* Always preserve double-word alignment.  */
4385           offset = (offset + 7) & -8;
4386         }
4387     }
4388
4389   return offset;
4390 }
4391
4392 /* Emit code to save call-saved registers.  */
4393
4394 static void
4395 emit_save_regs (void)
4396 {
4397   HOST_WIDE_INT offset;
4398   rtx base;
4399
4400   offset = frame_base_offset - apparent_fsize;
4401
4402   if (offset < -4096 || offset + num_gfregs * 4 > 4096)
4403     {
4404       /* ??? This might be optimized a little as %g1 might already have a
4405          value close enough that a single add insn will do.  */
4406       /* ??? Although, all of this is probably only a temporary fix
4407          because if %g1 can hold a function result, then
4408          sparc_expand_epilogue will lose (the result will be
4409          clobbered).  */
4410       base = gen_rtx_REG (Pmode, 1);
4411       emit_move_insn (base, GEN_INT (offset));
4412       emit_insn (gen_rtx_SET (VOIDmode,
4413                               base,
4414                               gen_rtx_PLUS (Pmode, frame_base_reg, base)));
4415       offset = 0;
4416     }
4417   else
4418     base = frame_base_reg;
4419
4420   offset = save_or_restore_regs (0, 8, base, offset, SORR_SAVE);
4421   save_or_restore_regs (32, TARGET_V9 ? 96 : 64, base, offset, SORR_SAVE);
4422 }
4423
4424 /* Emit code to restore call-saved registers.  */
4425
4426 static void
4427 emit_restore_regs (void)
4428 {
4429   HOST_WIDE_INT offset;
4430   rtx base;
4431
4432   offset = frame_base_offset - apparent_fsize;
4433
4434   if (offset < -4096 || offset + num_gfregs * 4 > 4096 - 8 /*double*/)
4435     {
4436       base = gen_rtx_REG (Pmode, 1);
4437       emit_move_insn (base, GEN_INT (offset));
4438       emit_insn (gen_rtx_SET (VOIDmode,
4439                               base,
4440                               gen_rtx_PLUS (Pmode, frame_base_reg, base)));
4441       offset = 0;
4442     }
4443   else
4444     base = frame_base_reg;
4445
4446   offset = save_or_restore_regs (0, 8, base, offset, SORR_RESTORE);
4447   save_or_restore_regs (32, TARGET_V9 ? 96 : 64, base, offset, SORR_RESTORE);
4448 }
4449
4450 /* Emit an increment for the stack pointer.  */
4451
4452 static void
4453 emit_stack_pointer_increment (rtx increment)
4454 {
4455   if (TARGET_ARCH64)
4456     emit_insn (gen_adddi3 (stack_pointer_rtx, stack_pointer_rtx, increment));
4457   else
4458     emit_insn (gen_addsi3 (stack_pointer_rtx, stack_pointer_rtx, increment));
4459 }
4460
4461 /* Emit a decrement for the stack pointer.  */
4462
4463 static void
4464 emit_stack_pointer_decrement (rtx decrement)
4465 {
4466   if (TARGET_ARCH64)
4467     emit_insn (gen_subdi3 (stack_pointer_rtx, stack_pointer_rtx, decrement));
4468   else
4469     emit_insn (gen_subsi3 (stack_pointer_rtx, stack_pointer_rtx, decrement));
4470 }
4471
4472 /* Expand the function prologue.  The prologue is responsible for reserving
4473    storage for the frame, saving the call-saved registers and loading the
4474    PIC register if needed.  */
4475
4476 void
4477 sparc_expand_prologue (void)
4478 {
4479   /* Compute a snapshot of current_function_uses_only_leaf_regs.  Relying
4480      on the final value of the flag means deferring the prologue/epilogue
4481      expansion until just before the second scheduling pass, which is too
4482      late to emit multiple epilogues or return insns.
4483
4484      Of course we are making the assumption that the value of the flag
4485      will not change between now and its final value.  Of the three parts
4486      of the formula, only the last one can reasonably vary.  Let's take a
4487      closer look, after assuming that the first two ones are set to true
4488      (otherwise the last value is effectively silenced).
4489
4490      If only_leaf_regs_used returns false, the global predicate will also
4491      be false so the actual frame size calculated below will be positive.
4492      As a consequence, the save_register_window insn will be emitted in
4493      the instruction stream; now this insn explicitly references %fp
4494      which is not a leaf register so only_leaf_regs_used will always
4495      return false subsequently.
4496
4497      If only_leaf_regs_used returns true, we hope that the subsequent
4498      optimization passes won't cause non-leaf registers to pop up.  For
4499      example, the regrename pass has special provisions to not rename to
4500      non-leaf registers in a leaf function.  */
4501   sparc_leaf_function_p
4502     = optimize > 0 && leaf_function_p () && only_leaf_regs_used ();
4503
4504   /* Need to use actual_fsize, since we are also allocating
4505      space for our callee (and our own register save area).  */
4506   actual_fsize
4507     = sparc_compute_frame_size (get_frame_size(), sparc_leaf_function_p);
4508
4509   /* Advertise that the data calculated just above are now valid.  */
4510   sparc_prologue_data_valid_p = true;
4511
4512   if (sparc_leaf_function_p)
4513     {
4514       frame_base_reg = stack_pointer_rtx;
4515       frame_base_offset = actual_fsize + SPARC_STACK_BIAS;
4516     }
4517   else
4518     {
4519       frame_base_reg = hard_frame_pointer_rtx;
4520       frame_base_offset = SPARC_STACK_BIAS;
4521     }
4522
4523   if (actual_fsize == 0)
4524     /* do nothing.  */ ;
4525   else if (sparc_leaf_function_p)
4526     {
4527       if (actual_fsize <= 4096)
4528         emit_stack_pointer_increment (GEN_INT (- actual_fsize));
4529       else if (actual_fsize <= 8192)
4530         {
4531           emit_stack_pointer_increment (GEN_INT (-4096));
4532           emit_stack_pointer_increment (GEN_INT (4096 - actual_fsize));
4533         }
4534       else
4535         {
4536           rtx reg = gen_rtx_REG (Pmode, 1);
4537           emit_move_insn (reg, GEN_INT (-actual_fsize));
4538           emit_stack_pointer_increment (reg);
4539         }
4540     }
4541   else
4542     {
4543       if (actual_fsize <= 4096)
4544         emit_insn (gen_save_register_window (GEN_INT (-actual_fsize)));
4545       else if (actual_fsize <= 8192)
4546         {
4547           emit_insn (gen_save_register_window (GEN_INT (-4096)));
4548           emit_stack_pointer_increment (GEN_INT (4096 - actual_fsize));
4549         }
4550       else
4551         {
4552           rtx reg = gen_rtx_REG (Pmode, 1);
4553           emit_move_insn (reg, GEN_INT (-actual_fsize));
4554           emit_insn (gen_save_register_window (reg));
4555         }
4556     }
4557
4558   /* Call-saved registers are saved just above the outgoing argument area.  */
4559   if (num_gfregs)
4560     emit_save_regs ();
4561
4562   /* Load the PIC register if needed.  */
4563   if (flag_pic && current_function_uses_pic_offset_table)
4564     load_pic_register ();
4565 }
4566
4567 /* This function generates the assembly code for function entry, which boils
4568    down to emitting the necessary .register directives.  It also informs the
4569    DWARF-2 back-end on the layout of the frame.
4570
4571    ??? Historical cruft: "On SPARC, move-double insns between fpu and cpu need
4572    an 8-byte block of memory.  If any fpu reg is used in the function, we
4573    allocate such a block here, at the bottom of the frame, just in case it's
4574    needed."  Could this explain the -8 in emit_restore_regs?  */
4575
4576 static void
4577 sparc_asm_function_prologue (FILE *file, HOST_WIDE_INT size ATTRIBUTE_UNUSED)
4578 {
4579   /* Check that the assumption we made in sparc_expand_prologue is valid.  */
4580   if (sparc_leaf_function_p != current_function_uses_only_leaf_regs)
4581     abort();
4582
4583   sparc_output_scratch_registers (file);
4584
4585   if (dwarf2out_do_frame () && actual_fsize)
4586     {
4587       char *label = dwarf2out_cfi_label ();
4588
4589       /* The canonical frame address refers to the top of the frame.  */
4590       dwarf2out_def_cfa (label,
4591                          sparc_leaf_function_p
4592                          ? STACK_POINTER_REGNUM
4593                          : HARD_FRAME_POINTER_REGNUM,
4594                          frame_base_offset);
4595
4596       if (! sparc_leaf_function_p)
4597         {
4598           /* Note the register window save.  This tells the unwinder that
4599              it needs to restore the window registers from the previous
4600              frame's window save area at 0(cfa).  */
4601           dwarf2out_window_save (label);
4602
4603           /* The return address (-8) is now in %i7.  */
4604           dwarf2out_return_reg (label, 31);
4605         }
4606     }
4607 }
4608
4609 /* Expand the function epilogue, either normal or part of a sibcall.
4610    We emit all the instructions except the return or the call.  */
4611
4612 void
4613 sparc_expand_epilogue (void)
4614 {
4615   if (num_gfregs)
4616     emit_restore_regs ();
4617
4618   if (actual_fsize == 0)
4619     /* do nothing.  */ ;
4620   else if (sparc_leaf_function_p)
4621     {
4622       if (actual_fsize <= 4096)
4623         emit_stack_pointer_decrement (GEN_INT (- actual_fsize));
4624       else if (actual_fsize <= 8192)
4625         {
4626           emit_stack_pointer_decrement (GEN_INT (-4096));
4627           emit_stack_pointer_decrement (GEN_INT (4096 - actual_fsize));
4628         }
4629       else
4630         {
4631           rtx reg = gen_rtx_REG (Pmode, 1);
4632           emit_move_insn (reg, GEN_INT (-actual_fsize));
4633           emit_stack_pointer_decrement (reg);
4634         }
4635     }
4636 }
4637
4638 /* Return true if it is appropriate to emit `return' instructions in the
4639    body of a function.  */
4640
4641 bool
4642 sparc_can_use_return_insn_p (void)
4643 {
4644   return sparc_prologue_data_valid_p
4645          && (actual_fsize == 0 || !sparc_leaf_function_p);
4646 }
4647
4648 /* This function generates the assembly code for function exit.  */
4649
4650 static void
4651 sparc_asm_function_epilogue (FILE *file, HOST_WIDE_INT size ATTRIBUTE_UNUSED)
4652 {
4653   /* If code does not drop into the epilogue, we have to still output
4654      a dummy nop for the sake of sane backtraces.  Otherwise, if the
4655      last two instructions of a function were "call foo; dslot;" this
4656      can make the return PC of foo (i.e. address of call instruction
4657      plus 8) point to the first instruction in the next function.  */
4658
4659   rtx insn, last_real_insn;
4660
4661   insn = get_last_insn ();
4662
4663   last_real_insn = prev_real_insn (insn);
4664   if (last_real_insn
4665       && GET_CODE (last_real_insn) == INSN
4666       && GET_CODE (PATTERN (last_real_insn)) == SEQUENCE)
4667     last_real_insn = XVECEXP (PATTERN (last_real_insn), 0, 0);
4668
4669   if (last_real_insn && GET_CODE (last_real_insn) == CALL_INSN)
4670     fputs("\tnop\n", file);
4671
4672   sparc_output_deferred_case_vectors ();
4673 }
4674
4675 /* Output a 'restore' instruction.  */
4676
4677 static void
4678 output_restore (rtx pat)
4679 {
4680   rtx operands[3];
4681
4682   if (! pat)
4683     {
4684       fputs ("\t restore\n", asm_out_file);
4685       return;
4686     }
4687
4688   if (GET_CODE (pat) != SET)
4689     abort ();
4690
4691   operands[0] = SET_DEST (pat);
4692   pat = SET_SRC (pat);
4693
4694   switch (GET_CODE (pat))
4695     {
4696       case PLUS:
4697         operands[1] = XEXP (pat, 0);
4698         operands[2] = XEXP (pat, 1);
4699         output_asm_insn (" restore %r1, %2, %Y0", operands);
4700         break;
4701       case LO_SUM:
4702         operands[1] = XEXP (pat, 0);
4703         operands[2] = XEXP (pat, 1);
4704         output_asm_insn (" restore %r1, %%lo(%a2), %Y0", operands);
4705         break;
4706       case ASHIFT:
4707         operands[1] = XEXP (pat, 0);
4708         if (XEXP (pat, 1) != const1_rtx)
4709           abort();
4710         output_asm_insn (" restore %r1, %r1, %Y0", operands);
4711         break;
4712       default:
4713         operands[1] = pat;
4714         output_asm_insn (" restore %%g0, %1, %Y0", operands);
4715         break;
4716     }
4717 }
4718
4719 /* Output a return.  */
4720
4721 const char *
4722 output_return (rtx insn)
4723 {
4724   if (sparc_leaf_function_p)
4725     {
4726       /* This is a leaf function so we don't have to bother restoring the
4727          register window, which frees us from dealing with the convoluted
4728          semantics of restore/return.  We simply output the jump to the
4729          return address and the insn in the delay slot (if any).  */
4730
4731       if (current_function_calls_eh_return)
4732         abort ();
4733
4734       return "jmp\t%%o7+%)%#";
4735     }
4736   else
4737     {
4738       /* This is a regular function so we have to restore the register window.
4739          We may have a pending insn for the delay slot, which will be either
4740          combined with the 'restore' instruction or put in the delay slot of
4741          the 'return' instruction.  */
4742
4743       if (current_function_calls_eh_return)
4744         {
4745           /* If the function uses __builtin_eh_return, the eh_return
4746              machinery occupies the delay slot.  */
4747           if (final_sequence)
4748             abort ();
4749
4750           if (! flag_delayed_branch)
4751             fputs ("\tadd\t%fp, %g1, %fp\n", asm_out_file);
4752
4753           if (TARGET_V9)
4754             fputs ("\treturn\t%i7+8\n", asm_out_file);
4755           else
4756             fputs ("\trestore\n\tjmp\t%o7+8\n", asm_out_file);
4757
4758           if (flag_delayed_branch)
4759             fputs ("\t add\t%sp, %g1, %sp\n", asm_out_file);
4760           else
4761             fputs ("\t nop\n", asm_out_file);
4762         }
4763       else if (final_sequence)
4764         {
4765           rtx delay, pat;
4766
4767           delay = NEXT_INSN (insn);
4768           if (! delay)
4769             abort ();
4770
4771           pat = PATTERN (delay);
4772
4773           if (TARGET_V9 && ! epilogue_renumber (&pat, 1))
4774             {
4775               epilogue_renumber (&pat, 0);
4776               return "return\t%%i7+%)%#";
4777             }
4778           else
4779             {
4780               output_asm_insn ("jmp\t%%i7+%)", NULL);
4781               output_restore (pat);
4782               PATTERN (delay) = gen_blockage ();
4783               INSN_CODE (delay) = -1;
4784             }
4785         }
4786       else
4787         {
4788           /* The delay slot is empty.  */
4789           if (TARGET_V9)
4790             return "return\t%%i7+%)\n\t nop";
4791           else if (flag_delayed_branch)
4792             return "jmp\t%%i7+%)\n\t restore";
4793           else
4794             return "restore\n\tjmp\t%%o7+%)\n\t nop";
4795         }
4796     }
4797
4798   return "";
4799 }
4800
4801 /* Output a sibling call.  */
4802
4803 const char *
4804 output_sibcall (rtx insn, rtx call_operand)
4805 {
4806   rtx operands[1];
4807
4808   if (! flag_delayed_branch)
4809     abort();
4810
4811   operands[0] = call_operand;
4812
4813   if (sparc_leaf_function_p)
4814     {
4815       /* This is a leaf function so we don't have to bother restoring the
4816          register window.  We simply output the jump to the function and
4817          the insn in the delay slot (if any).  */
4818
4819       if (LEAF_SIBCALL_SLOT_RESERVED_P && final_sequence)
4820         abort();
4821
4822       if (final_sequence)
4823         output_asm_insn ("sethi\t%%hi(%a0), %%g1\n\tjmp\t%%g1 + %%lo(%a0)%#",
4824                          operands);
4825       else
4826         /* Use or with rs2 %%g0 instead of mov, so that as/ld can optimize
4827            it into branch if possible.  */
4828         output_asm_insn ("or\t%%o7, %%g0, %%g1\n\tcall\t%a0, 0\n\t or\t%%g1, %%g0, %%o7",
4829                          operands);
4830     }
4831   else
4832     {
4833       /* This is a regular function so we have to restore the register window.
4834          We may have a pending insn for the delay slot, which will be combined
4835          with the 'restore' instruction.  */
4836
4837       output_asm_insn ("call\t%a0, 0", operands);
4838
4839       if (final_sequence)
4840         {
4841           rtx delay = NEXT_INSN (insn);
4842           if (! delay)
4843             abort ();
4844
4845           output_restore (PATTERN (delay));
4846
4847           PATTERN (delay) = gen_blockage ();
4848           INSN_CODE (delay) = -1;
4849         }
4850       else
4851         output_restore (NULL_RTX);
4852     }
4853
4854   return "";
4855 }
4856 \f
4857 /* Functions for handling argument passing.
4858
4859    For 32-bit, the first 6 args are normally in registers and the rest are
4860    pushed.  Any arg that starts within the first 6 words is at least
4861    partially passed in a register unless its data type forbids.
4862
4863    For 64-bit, the argument registers are laid out as an array of 16 elements
4864    and arguments are added sequentially.  The first 6 int args and up to the
4865    first 16 fp args (depending on size) are passed in regs.
4866
4867    Slot    Stack   Integral   Float   Float in structure   Double   Long Double
4868    ----    -----   --------   -----   ------------------   ------   -----------
4869     15   [SP+248]              %f31       %f30,%f31         %d30
4870     14   [SP+240]              %f29       %f28,%f29         %d28       %q28
4871     13   [SP+232]              %f27       %f26,%f27         %d26
4872     12   [SP+224]              %f25       %f24,%f25         %d24       %q24
4873     11   [SP+216]              %f23       %f22,%f23         %d22
4874     10   [SP+208]              %f21       %f20,%f21         %d20       %q20
4875      9   [SP+200]              %f19       %f18,%f19         %d18
4876      8   [SP+192]              %f17       %f16,%f17         %d16       %q16
4877      7   [SP+184]              %f15       %f14,%f15         %d14
4878      6   [SP+176]              %f13       %f12,%f13         %d12       %q12
4879      5   [SP+168]     %o5      %f11       %f10,%f11         %d10
4880      4   [SP+160]     %o4       %f9        %f8,%f9           %d8        %q8
4881      3   [SP+152]     %o3       %f7        %f6,%f7           %d6
4882      2   [SP+144]     %o2       %f5        %f4,%f5           %d4        %q4
4883      1   [SP+136]     %o1       %f3        %f2,%f3           %d2
4884      0   [SP+128]     %o0       %f1        %f0,%f1           %d0        %q0
4885
4886    Here SP = %sp if -mno-stack-bias or %sp+stack_bias otherwise.
4887
4888    Integral arguments are always passed as 64-bit quantities appropriately
4889    extended.
4890
4891    Passing of floating point values is handled as follows.
4892    If a prototype is in scope:
4893      If the value is in a named argument (i.e. not a stdarg function or a
4894      value not part of the `...') then the value is passed in the appropriate
4895      fp reg.
4896      If the value is part of the `...' and is passed in one of the first 6
4897      slots then the value is passed in the appropriate int reg.
4898      If the value is part of the `...' and is not passed in one of the first 6
4899      slots then the value is passed in memory.
4900    If a prototype is not in scope:
4901      If the value is one of the first 6 arguments the value is passed in the
4902      appropriate integer reg and the appropriate fp reg.
4903      If the value is not one of the first 6 arguments the value is passed in
4904      the appropriate fp reg and in memory.
4905
4906
4907    Summary of the calling conventions implemented by GCC on SPARC:
4908
4909    32-bit ABI:
4910                                 size      argument     return value
4911
4912       small integer              <4       int. reg.      int. reg.
4913       word                        4       int. reg.      int. reg.
4914       double word                 8       int. reg.      int. reg.
4915
4916       _Complex small integer     <8       int. reg.      int. reg.
4917       _Complex word               8       int. reg.      int. reg.
4918       _Complex double word       16        memory        int. reg.
4919
4920       vector integer            <=8       int. reg.       FP reg.
4921       vector integer             >8        memory         memory
4922
4923       float                       4       int. reg.       FP reg.
4924       double                      8       int. reg.       FP reg.
4925       long double                16        memory         memory
4926
4927       _Complex float              8        memory         FP reg.
4928       _Complex double            16        memory         FP reg.
4929       _Complex long double       32        memory         FP reg.
4930
4931       vector float              any        memory         memory
4932
4933       aggregate                 any        memory         memory
4934
4935
4936
4937     64-bit ABI:
4938                                 size      argument     return value
4939
4940       small integer              <8       int. reg.      int. reg.
4941       word                        8       int. reg.      int. reg.
4942       double word                16       int. reg.      int. reg.
4943
4944       _Complex small integer    <16       int. reg.      int. reg.
4945       _Complex word              16       int. reg.      int. reg.
4946       _Complex double word       32        memory        int. reg.
4947
4948       vector integer           <=16        FP reg.        FP reg.
4949       vector integer       16<s<=32        memory         FP reg.
4950       vector integer            >32        memory         memory
4951
4952       float                       4        FP reg.        FP reg.
4953       double                      8        FP reg.        FP reg.
4954       long double                16        FP reg.        FP reg.
4955
4956       _Complex float              8        FP reg.        FP reg.
4957       _Complex double            16        FP reg.        FP reg.
4958       _Complex long double       32        memory         FP reg.
4959
4960       vector float             <=16        FP reg.        FP reg.
4961       vector float         16<s<=32        memory         FP reg.
4962       vector float              >32        memory         memory
4963
4964       aggregate                <=16         reg.           reg.
4965       aggregate            16<s<=32        memory          reg.
4966       aggregate                 >32        memory         memory
4967
4968
4969
4970 Note #1: complex floating-point types follow the extended SPARC ABIs as
4971 implemented by the Sun compiler.
4972
4973 Note #2: integral vector types follow the scalar floating-point types
4974 conventions to match what is implemented by the Sun VIS SDK.
4975
4976 Note #3: floating-point vector types follow the aggregate types
4977 conventions.  */
4978
4979
4980 /* Maximum number of int regs for args.  */
4981 #define SPARC_INT_ARG_MAX 6
4982 /* Maximum number of fp regs for args.  */
4983 #define SPARC_FP_ARG_MAX 16
4984
4985 #define ROUND_ADVANCE(SIZE) (((SIZE) + UNITS_PER_WORD - 1) / UNITS_PER_WORD)
4986
4987 /* Handle the INIT_CUMULATIVE_ARGS macro.
4988    Initialize a variable CUM of type CUMULATIVE_ARGS
4989    for a call to a function whose data type is FNTYPE.
4990    For a library call, FNTYPE is 0.  */
4991
4992 void
4993 init_cumulative_args (struct sparc_args *cum, tree fntype,
4994                       rtx libname ATTRIBUTE_UNUSED,
4995                       tree fndecl ATTRIBUTE_UNUSED)
4996 {
4997   cum->words = 0;
4998   cum->prototype_p = fntype && TYPE_ARG_TYPES (fntype);
4999   cum->libcall_p = fntype == 0;
5000 }
5001
5002 /* Handle the TARGET_PROMOTE_PROTOTYPES target hook.
5003    When a prototype says `char' or `short', really pass an `int'.  */
5004
5005 static bool
5006 sparc_promote_prototypes (tree fntype ATTRIBUTE_UNUSED)
5007 {
5008   return TARGET_ARCH32 ? true : false;
5009 }
5010
5011 /* Handle the TARGET_STRICT_ARGUMENT_NAMING target hook.  */
5012
5013 static bool
5014 sparc_strict_argument_naming (CUMULATIVE_ARGS *ca ATTRIBUTE_UNUSED)
5015 {
5016   return TARGET_ARCH64 ? true : false;
5017 }
5018
5019 /* Scan the record type TYPE and return the following predicates:
5020     - INTREGS_P: the record contains at least one field or sub-field
5021       that is eligible for promotion in integer registers.
5022     - FP_REGS_P: the record contains at least one field or sub-field
5023       that is eligible for promotion in floating-point registers.
5024     - PACKED_P: the record contains at least one field that is packed.
5025
5026    Sub-fields are not taken into account for the PACKED_P predicate.  */
5027
5028 static void
5029 scan_record_type (tree type, int *intregs_p, int *fpregs_p, int *packed_p)
5030 {
5031   tree field;
5032
5033   for (field = TYPE_FIELDS (type); field; field = TREE_CHAIN (field))
5034     {
5035       if (TREE_CODE (field) == FIELD_DECL)
5036         {
5037           if (TREE_CODE (TREE_TYPE (field)) == RECORD_TYPE)
5038             scan_record_type (TREE_TYPE (field), intregs_p, fpregs_p, 0);
5039           else if ((FLOAT_TYPE_P (TREE_TYPE (field))
5040                    || TREE_CODE (TREE_TYPE (field)) == VECTOR_TYPE)
5041                   && TARGET_FPU)
5042             *fpregs_p = 1;
5043           else
5044             *intregs_p = 1;
5045
5046           if (packed_p && DECL_PACKED (field))
5047             *packed_p = 1;
5048         }
5049     }
5050 }
5051
5052 /* Compute the slot number to pass an argument in.
5053    Return the slot number or -1 if passing on the stack.
5054
5055    CUM is a variable of type CUMULATIVE_ARGS which gives info about
5056     the preceding args and about the function being called.
5057    MODE is the argument's machine mode.
5058    TYPE is the data type of the argument (as a tree).
5059     This is null for libcalls where that information may
5060     not be available.
5061    NAMED is nonzero if this argument is a named parameter
5062     (otherwise it is an extra parameter matching an ellipsis).
5063    INCOMING_P is zero for FUNCTION_ARG, nonzero for FUNCTION_INCOMING_ARG.
5064    *PREGNO records the register number to use if scalar type.
5065    *PPADDING records the amount of padding needed in words.  */
5066
5067 static int
5068 function_arg_slotno (const struct sparc_args *cum, enum machine_mode mode,
5069                      tree type, int named, int incoming_p,
5070                      int *pregno, int *ppadding)
5071 {
5072   int regbase = (incoming_p
5073                  ? SPARC_INCOMING_INT_ARG_FIRST
5074                  : SPARC_OUTGOING_INT_ARG_FIRST);
5075   int slotno = cum->words;
5076   enum mode_class mclass;
5077   int regno;
5078
5079   *ppadding = 0;
5080
5081   if (type && TREE_ADDRESSABLE (type))
5082     return -1;
5083
5084   if (TARGET_ARCH32
5085       && mode == BLKmode
5086       && type
5087       && TYPE_ALIGN (type) % PARM_BOUNDARY != 0)
5088     return -1;
5089
5090   /* For SPARC64, objects requiring 16-byte alignment get it.  */
5091   if (TARGET_ARCH64
5092       && GET_MODE_ALIGNMENT (mode) >= 2 * BITS_PER_WORD
5093       && (slotno & 1) != 0)
5094     slotno++, *ppadding = 1;
5095
5096   mclass = GET_MODE_CLASS (mode);
5097   if (type && TREE_CODE (type) == VECTOR_TYPE)
5098     {
5099       /* Vector types deserve special treatment because they are
5100          polymorphic wrt their mode, depending upon whether VIS
5101          instructions are enabled.  */
5102       if (TREE_CODE (TREE_TYPE (type)) == REAL_TYPE)
5103         {
5104           /* The SPARC port defines no floating-point vector modes.  */
5105           if (mode != BLKmode)
5106             abort ();
5107         }
5108       else
5109         {
5110           /* Integral vector types should either have a vector
5111              mode or an integral mode, because we are guaranteed
5112              by pass_by_reference that their size is not greater
5113              than 16 bytes and TImode is 16-byte wide.  */
5114           if (mode == BLKmode)
5115             abort ();
5116
5117           /* Vector integers are handled like floats according to
5118              the Sun VIS SDK.  */
5119           mclass = MODE_FLOAT;
5120         }
5121     }
5122
5123   switch (mclass)
5124     {
5125     case MODE_FLOAT:
5126     case MODE_COMPLEX_FLOAT:
5127       if (TARGET_ARCH64 && TARGET_FPU && named)
5128         {
5129           if (slotno >= SPARC_FP_ARG_MAX)
5130             return -1;
5131           regno = SPARC_FP_ARG_FIRST + slotno * 2;
5132           /* Arguments filling only one single FP register are
5133              right-justified in the outer double FP register.  */
5134           if (GET_MODE_SIZE (mode) <= 4)
5135             regno++;
5136           break;
5137         }
5138       /* fallthrough */
5139
5140     case MODE_INT:
5141     case MODE_COMPLEX_INT:
5142       if (slotno >= SPARC_INT_ARG_MAX)
5143         return -1;
5144       regno = regbase + slotno;
5145       break;
5146
5147     case MODE_RANDOM:
5148       if (mode == VOIDmode)
5149         /* MODE is VOIDmode when generating the actual call.  */
5150         return -1;
5151
5152       if (mode != BLKmode)
5153         abort ();
5154
5155       /* For SPARC64, objects requiring 16-byte alignment get it.  */
5156       if (TARGET_ARCH64
5157           && type
5158           && TYPE_ALIGN (type) >= 2 * BITS_PER_WORD
5159           && (slotno & 1) != 0)
5160         slotno++, *ppadding = 1;
5161
5162       if (TARGET_ARCH32 || !type || (TREE_CODE (type) == UNION_TYPE))
5163         {
5164           if (slotno >= SPARC_INT_ARG_MAX)
5165             return -1;
5166           regno = regbase + slotno;
5167         }
5168       else  /* TARGET_ARCH64 && type */
5169         {
5170           int intregs_p = 0, fpregs_p = 0, packed_p = 0;
5171
5172           /* First see what kinds of registers we would need.  */
5173           if (TREE_CODE (type) == VECTOR_TYPE)
5174             fpregs_p = 1;
5175           else
5176             scan_record_type (type, &intregs_p, &fpregs_p, &packed_p);
5177
5178           /* The ABI obviously doesn't specify how packed structures
5179              are passed.  These are defined to be passed in int regs
5180              if possible, otherwise memory.  */
5181           if (packed_p || !named)
5182             fpregs_p = 0, intregs_p = 1;
5183
5184           /* If all arg slots are filled, then must pass on stack.  */
5185           if (fpregs_p && slotno >= SPARC_FP_ARG_MAX)
5186             return -1;
5187
5188           /* If there are only int args and all int arg slots are filled,
5189              then must pass on stack.  */
5190           if (!fpregs_p && intregs_p && slotno >= SPARC_INT_ARG_MAX)
5191             return -1;
5192
5193           /* Note that even if all int arg slots are filled, fp members may
5194              still be passed in regs if such regs are available.
5195              *PREGNO isn't set because there may be more than one, it's up
5196              to the caller to compute them.  */
5197           return slotno;
5198         }
5199       break;
5200
5201     default :
5202       abort ();
5203     }
5204
5205   *pregno = regno;
5206   return slotno;
5207 }
5208
5209 /* Handle recursive register counting for structure field layout.  */
5210
5211 struct function_arg_record_value_parms
5212 {
5213   rtx ret;              /* return expression being built.  */
5214   int slotno;           /* slot number of the argument.  */
5215   int named;            /* whether the argument is named.  */
5216   int regbase;          /* regno of the base register.  */
5217   int stack;            /* 1 if part of the argument is on the stack.  */
5218   int intoffset;        /* offset of the first pending integer field.  */
5219   unsigned int nregs;   /* number of words passed in registers.  */
5220 };
5221
5222 static void function_arg_record_value_3
5223  (HOST_WIDE_INT, struct function_arg_record_value_parms *);
5224 static void function_arg_record_value_2
5225  (tree, HOST_WIDE_INT, struct function_arg_record_value_parms *, bool);
5226 static void function_arg_record_value_1
5227  (tree, HOST_WIDE_INT, struct function_arg_record_value_parms *, bool);
5228 static rtx function_arg_record_value (tree, enum machine_mode, int, int, int);
5229 static rtx function_arg_union_value (int, enum machine_mode, int);
5230
5231 /* A subroutine of function_arg_record_value.  Traverse the structure
5232    recursively and determine how many registers will be required.  */
5233
5234 static void
5235 function_arg_record_value_1 (tree type, HOST_WIDE_INT startbitpos,
5236                              struct function_arg_record_value_parms *parms,
5237                              bool packed_p)
5238 {
5239   tree field;
5240
5241   /* We need to compute how many registers are needed so we can
5242      allocate the PARALLEL but before we can do that we need to know
5243      whether there are any packed fields.  The ABI obviously doesn't
5244      specify how structures are passed in this case, so they are
5245      defined to be passed in int regs if possible, otherwise memory,
5246      regardless of whether there are fp values present.  */
5247
5248   if (! packed_p)
5249     for (field = TYPE_FIELDS (type); field; field = TREE_CHAIN (field))
5250       {
5251         if (TREE_CODE (field) == FIELD_DECL && DECL_PACKED (field))
5252           {
5253             packed_p = true;
5254             break;
5255           }
5256       }
5257
5258   /* Compute how many registers we need.  */
5259   for (field = TYPE_FIELDS (type); field; field = TREE_CHAIN (field))
5260     {
5261       if (TREE_CODE (field) == FIELD_DECL)
5262         {
5263           HOST_WIDE_INT bitpos = startbitpos;
5264
5265           if (DECL_SIZE (field) != 0
5266               && host_integerp (bit_position (field), 1))
5267             bitpos += int_bit_position (field);
5268
5269           /* ??? FIXME: else assume zero offset.  */
5270
5271           if (TREE_CODE (TREE_TYPE (field)) == RECORD_TYPE)
5272             function_arg_record_value_1 (TREE_TYPE (field),
5273                                          bitpos,
5274                                          parms,
5275                                          packed_p);
5276           else if ((FLOAT_TYPE_P (TREE_TYPE (field))
5277                     || TREE_CODE (TREE_TYPE (field)) == VECTOR_TYPE)
5278                    && TARGET_FPU
5279                    && parms->named
5280                    && ! packed_p)
5281             {
5282               if (parms->intoffset != -1)
5283                 {
5284                   unsigned int startbit, endbit;
5285                   int intslots, this_slotno;
5286
5287                   startbit = parms->intoffset & -BITS_PER_WORD;
5288                   endbit   = (bitpos + BITS_PER_WORD - 1) & -BITS_PER_WORD;
5289
5290                   intslots = (endbit - startbit) / BITS_PER_WORD;
5291                   this_slotno = parms->slotno + parms->intoffset
5292                     / BITS_PER_WORD;
5293
5294                   if (intslots > 0 && intslots > SPARC_INT_ARG_MAX - this_slotno)
5295                     {
5296                       intslots = MAX (0, SPARC_INT_ARG_MAX - this_slotno);
5297                       /* We need to pass this field on the stack.  */
5298                       parms->stack = 1;
5299                     }
5300
5301                   parms->nregs += intslots;
5302                   parms->intoffset = -1;
5303                 }
5304
5305               /* There's no need to check this_slotno < SPARC_FP_ARG MAX.
5306                  If it wasn't true we wouldn't be here.  */
5307               if (TREE_CODE (TREE_TYPE (field)) == VECTOR_TYPE
5308                   && DECL_MODE (field) == BLKmode)
5309                 parms->nregs += TYPE_VECTOR_SUBPARTS (TREE_TYPE (field));
5310               else if (TREE_CODE (TREE_TYPE (field)) == COMPLEX_TYPE)
5311                 parms->nregs += 2;
5312               else
5313                 parms->nregs += 1;
5314             }
5315           else
5316             {
5317               if (parms->intoffset == -1)
5318                 parms->intoffset = bitpos;
5319             }
5320         }
5321     }
5322 }
5323
5324 /* A subroutine of function_arg_record_value.  Assign the bits of the
5325    structure between parms->intoffset and bitpos to integer registers.  */
5326
5327 static void
5328 function_arg_record_value_3 (HOST_WIDE_INT bitpos,
5329                              struct function_arg_record_value_parms *parms)
5330 {
5331   enum machine_mode mode;
5332   unsigned int regno;
5333   unsigned int startbit, endbit;
5334   int this_slotno, intslots, intoffset;
5335   rtx reg;
5336
5337   if (parms->intoffset == -1)
5338     return;
5339
5340   intoffset = parms->intoffset;
5341   parms->intoffset = -1;
5342
5343   startbit = intoffset & -BITS_PER_WORD;
5344   endbit = (bitpos + BITS_PER_WORD - 1) & -BITS_PER_WORD;
5345   intslots = (endbit - startbit) / BITS_PER_WORD;
5346   this_slotno = parms->slotno + intoffset / BITS_PER_WORD;
5347
5348   intslots = MIN (intslots, SPARC_INT_ARG_MAX - this_slotno);
5349   if (intslots <= 0)
5350     return;
5351
5352   /* If this is the trailing part of a word, only load that much into
5353      the register.  Otherwise load the whole register.  Note that in
5354      the latter case we may pick up unwanted bits.  It's not a problem
5355      at the moment but may wish to revisit.  */
5356
5357   if (intoffset % BITS_PER_WORD != 0)
5358     mode = mode_for_size (BITS_PER_WORD - intoffset % BITS_PER_WORD,
5359                           MODE_INT, 0);
5360   else
5361     mode = word_mode;
5362
5363   intoffset /= BITS_PER_UNIT;
5364   do
5365     {
5366       regno = parms->regbase + this_slotno;
5367       reg = gen_rtx_REG (mode, regno);
5368       XVECEXP (parms->ret, 0, parms->stack + parms->nregs)
5369         = gen_rtx_EXPR_LIST (VOIDmode, reg, GEN_INT (intoffset));
5370
5371       this_slotno += 1;
5372       intoffset = (intoffset | (UNITS_PER_WORD-1)) + 1;
5373       mode = word_mode;
5374       parms->nregs += 1;
5375       intslots -= 1;
5376     }
5377   while (intslots > 0);
5378 }
5379
5380 /* A subroutine of function_arg_record_value.  Traverse the structure
5381    recursively and assign bits to floating point registers.  Track which
5382    bits in between need integer registers; invoke function_arg_record_value_3
5383    to make that happen.  */
5384
5385 static void
5386 function_arg_record_value_2 (tree type, HOST_WIDE_INT startbitpos,
5387                              struct function_arg_record_value_parms *parms,
5388                              bool packed_p)
5389 {
5390   tree field;
5391
5392   if (! packed_p)
5393     for (field = TYPE_FIELDS (type); field; field = TREE_CHAIN (field))
5394       {
5395         if (TREE_CODE (field) == FIELD_DECL && DECL_PACKED (field))
5396           {
5397             packed_p = true;
5398             break;
5399           }
5400       }
5401
5402   for (field = TYPE_FIELDS (type); field; field = TREE_CHAIN (field))
5403     {
5404       if (TREE_CODE (field) == FIELD_DECL)
5405         {
5406           HOST_WIDE_INT bitpos = startbitpos;
5407
5408           if (DECL_SIZE (field) != 0
5409               && host_integerp (bit_position (field), 1))
5410             bitpos += int_bit_position (field);
5411
5412           /* ??? FIXME: else assume zero offset.  */
5413
5414           if (TREE_CODE (TREE_TYPE (field)) == RECORD_TYPE)
5415             function_arg_record_value_2 (TREE_TYPE (field),
5416                                          bitpos,
5417                                          parms,
5418                                          packed_p);
5419           else if ((FLOAT_TYPE_P (TREE_TYPE (field))
5420                     || TREE_CODE (TREE_TYPE (field)) == VECTOR_TYPE)
5421                    && TARGET_FPU
5422                    && parms->named
5423                    && ! packed_p)
5424             {
5425               int this_slotno = parms->slotno + bitpos / BITS_PER_WORD;
5426               int regno, nregs, pos;
5427               enum machine_mode mode = DECL_MODE (field);
5428               rtx reg;
5429
5430               function_arg_record_value_3 (bitpos, parms);
5431
5432               if (TREE_CODE (TREE_TYPE (field)) == VECTOR_TYPE
5433                   && mode == BLKmode)
5434                 {
5435                   mode = TYPE_MODE (TREE_TYPE (TREE_TYPE (field)));
5436                   nregs = TYPE_VECTOR_SUBPARTS (TREE_TYPE (field));
5437                 }
5438               else if (TREE_CODE (TREE_TYPE (field)) == COMPLEX_TYPE)
5439                 {
5440                   mode = TYPE_MODE (TREE_TYPE (TREE_TYPE (field)));
5441                   nregs = 2;
5442                 }
5443               else
5444                 nregs = 1;
5445
5446               regno = SPARC_FP_ARG_FIRST + this_slotno * 2;
5447               if (GET_MODE_SIZE (mode) <= 4 && (bitpos & 32) != 0)
5448                 regno++;
5449               reg = gen_rtx_REG (mode, regno);
5450               pos = bitpos / BITS_PER_UNIT;
5451               XVECEXP (parms->ret, 0, parms->stack + parms->nregs)
5452                 = gen_rtx_EXPR_LIST (VOIDmode, reg, GEN_INT (pos));
5453               parms->nregs += 1;
5454               while (--nregs > 0)
5455                 {
5456                   regno += GET_MODE_SIZE (mode) / 4;
5457                   reg = gen_rtx_REG (mode, regno);
5458                   pos += GET_MODE_SIZE (mode);
5459                   XVECEXP (parms->ret, 0, parms->stack + parms->nregs)
5460                     = gen_rtx_EXPR_LIST (VOIDmode, reg, GEN_INT (pos));
5461                   parms->nregs += 1;
5462                 }
5463             }
5464           else
5465             {
5466               if (parms->intoffset == -1)
5467                 parms->intoffset = bitpos;
5468             }
5469         }
5470     }
5471 }
5472
5473 /* Used by function_arg and function_value to implement the complex
5474    conventions of the 64-bit ABI for passing and returning structures.
5475    Return an expression valid as a return value for the two macros
5476    FUNCTION_ARG and FUNCTION_VALUE.
5477
5478    TYPE is the data type of the argument (as a tree).
5479     This is null for libcalls where that information may
5480     not be available.
5481    MODE is the argument's machine mode.
5482    SLOTNO is the index number of the argument's slot in the parameter array.
5483    NAMED is nonzero if this argument is a named parameter
5484     (otherwise it is an extra parameter matching an ellipsis).
5485    REGBASE is the regno of the base register for the parameter array.  */
5486
5487 static rtx
5488 function_arg_record_value (tree type, enum machine_mode mode,
5489                            int slotno, int named, int regbase)
5490 {
5491   HOST_WIDE_INT typesize = int_size_in_bytes (type);
5492   struct function_arg_record_value_parms parms;
5493   unsigned int nregs;
5494
5495   parms.ret = NULL_RTX;
5496   parms.slotno = slotno;
5497   parms.named = named;
5498   parms.regbase = regbase;
5499   parms.stack = 0;
5500
5501   /* Compute how many registers we need.  */
5502   parms.nregs = 0;
5503   parms.intoffset = 0;
5504   function_arg_record_value_1 (type, 0, &parms, false);
5505
5506   /* Take into account pending integer fields.  */
5507   if (parms.intoffset != -1)
5508     {
5509       unsigned int startbit, endbit;
5510       int intslots, this_slotno;
5511
5512       startbit = parms.intoffset & -BITS_PER_WORD;
5513       endbit = (typesize*BITS_PER_UNIT + BITS_PER_WORD - 1) & -BITS_PER_WORD;
5514       intslots = (endbit - startbit) / BITS_PER_WORD;
5515       this_slotno = slotno + parms.intoffset / BITS_PER_WORD;
5516
5517       if (intslots > 0 && intslots > SPARC_INT_ARG_MAX - this_slotno)
5518         {
5519           intslots = MAX (0, SPARC_INT_ARG_MAX - this_slotno);
5520           /* We need to pass this field on the stack.  */
5521           parms.stack = 1;
5522         }
5523
5524       parms.nregs += intslots;
5525     }
5526   nregs = parms.nregs;
5527
5528   /* Allocate the vector and handle some annoying special cases.  */
5529   if (nregs == 0)
5530     {
5531       /* ??? Empty structure has no value?  Duh?  */
5532       if (typesize <= 0)
5533         {
5534           /* Though there's nothing really to store, return a word register
5535              anyway so the rest of gcc doesn't go nuts.  Returning a PARALLEL
5536              leads to breakage due to the fact that there are zero bytes to
5537              load.  */
5538           return gen_rtx_REG (mode, regbase);
5539         }
5540       else
5541         {
5542           /* ??? C++ has structures with no fields, and yet a size.  Give up
5543              for now and pass everything back in integer registers.  */
5544           nregs = (typesize + UNITS_PER_WORD - 1) / UNITS_PER_WORD;
5545         }
5546       if (nregs + slotno > SPARC_INT_ARG_MAX)
5547         nregs = SPARC_INT_ARG_MAX - slotno;
5548     }
5549   if (nregs == 0)
5550     abort ();
5551
5552   parms.ret = gen_rtx_PARALLEL (mode, rtvec_alloc (parms.stack + nregs));
5553
5554   /* If at least one field must be passed on the stack, generate
5555      (parallel [(expr_list (nil) ...) ...]) so that all fields will
5556      also be passed on the stack.  We can't do much better because the
5557      semantics of FUNCTION_ARG_PARTIAL_NREGS doesn't handle the case
5558      of structures for which the fields passed exclusively in registers
5559      are not at the beginning of the structure.  */
5560   if (parms.stack)
5561     XVECEXP (parms.ret, 0, 0)
5562       = gen_rtx_EXPR_LIST (VOIDmode, NULL_RTX, const0_rtx);
5563
5564   /* Fill in the entries.  */
5565   parms.nregs = 0;
5566   parms.intoffset = 0;
5567   function_arg_record_value_2 (type, 0, &parms, false);
5568   function_arg_record_value_3 (typesize * BITS_PER_UNIT, &parms);
5569
5570   if (parms.nregs != nregs)
5571     abort ();
5572
5573   return parms.ret;
5574 }
5575
5576 /* Used by function_arg and function_value to implement the conventions
5577    of the 64-bit ABI for passing and returning unions.
5578    Return an expression valid as a return value for the two macros
5579    FUNCTION_ARG and FUNCTION_VALUE.
5580
5581    SIZE is the size in bytes of the union.
5582    MODE is the argument's machine mode.
5583    REGNO is the hard register the union will be passed in.  */
5584
5585 static rtx
5586 function_arg_union_value (int size, enum machine_mode mode, int regno)
5587 {
5588   int nwords = ROUND_ADVANCE (size), i;
5589   rtx regs;
5590
5591   regs = gen_rtx_PARALLEL (mode, rtvec_alloc (nwords));
5592
5593   for (i = 0; i < nwords; i++)
5594     {
5595       /* Unions are passed left-justified.  */
5596       XVECEXP (regs, 0, i)
5597         = gen_rtx_EXPR_LIST (VOIDmode,
5598                              gen_rtx_REG (word_mode, regno),
5599                              GEN_INT (UNITS_PER_WORD * i));
5600       regno++;
5601     }
5602
5603   return regs;
5604 }
5605
5606 /* Used by function_arg and function_value to implement the conventions
5607    for passing and returning large (BLKmode) vectors.
5608    Return an expression valid as a return value for the two macros
5609    FUNCTION_ARG and FUNCTION_VALUE.
5610
5611    SIZE is the size in bytes of the vector.
5612    BASE_MODE is the argument's base machine mode.
5613    REGNO is the FP hard register the vector will be passed in.  */
5614
5615 static rtx
5616 function_arg_vector_value (int size, enum machine_mode base_mode, int regno)
5617 {
5618   unsigned short base_mode_size = GET_MODE_SIZE (base_mode);
5619   int nregs = size / base_mode_size, i;
5620   rtx regs;
5621
5622   regs = gen_rtx_PARALLEL (BLKmode, rtvec_alloc (nregs));
5623
5624   for (i = 0; i < nregs; i++)
5625     {
5626       XVECEXP (regs, 0, i)
5627         = gen_rtx_EXPR_LIST (VOIDmode,
5628                              gen_rtx_REG (base_mode, regno),
5629                              GEN_INT (base_mode_size * i));
5630       regno += base_mode_size / 4;
5631     }
5632
5633   return regs;
5634 }
5635
5636 /* Handle the FUNCTION_ARG macro.
5637    Determine where to put an argument to a function.
5638    Value is zero to push the argument on the stack,
5639    or a hard register in which to store the argument.
5640
5641    CUM is a variable of type CUMULATIVE_ARGS which gives info about
5642     the preceding args and about the function being called.
5643    MODE is the argument's machine mode.
5644    TYPE is the data type of the argument (as a tree).
5645     This is null for libcalls where that information may
5646     not be available.
5647    NAMED is nonzero if this argument is a named parameter
5648     (otherwise it is an extra parameter matching an ellipsis).
5649    INCOMING_P is zero for FUNCTION_ARG, nonzero for FUNCTION_INCOMING_ARG.  */
5650
5651 rtx
5652 function_arg (const struct sparc_args *cum, enum machine_mode mode,
5653               tree type, int named, int incoming_p)
5654 {
5655   int regbase = (incoming_p
5656                  ? SPARC_INCOMING_INT_ARG_FIRST
5657                  : SPARC_OUTGOING_INT_ARG_FIRST);
5658   int slotno, regno, padding;
5659   enum mode_class mclass = GET_MODE_CLASS (mode);
5660   rtx reg;
5661
5662   slotno = function_arg_slotno (cum, mode, type, named, incoming_p,
5663                                 &regno, &padding);
5664
5665   if (slotno == -1)
5666     return 0;
5667
5668   if (TARGET_ARCH32)
5669     {
5670       reg = gen_rtx_REG (mode, regno);
5671       return reg;
5672     }
5673
5674   if (type && TREE_CODE (type) == RECORD_TYPE)
5675     {
5676       /* Structures up to 16 bytes in size are passed in arg slots on the
5677          stack and are promoted to registers where possible.  */
5678
5679       if (int_size_in_bytes (type) > 16)
5680         abort (); /* shouldn't get here */
5681
5682       return function_arg_record_value (type, mode, slotno, named, regbase);
5683     }
5684   else if (type && TREE_CODE (type) == UNION_TYPE)
5685     {
5686       HOST_WIDE_INT size = int_size_in_bytes (type);
5687
5688       if (size > 16)
5689         abort (); /* shouldn't get here */
5690
5691       return function_arg_union_value (size, mode, regno);
5692     }
5693   else if (type && TREE_CODE (type) == VECTOR_TYPE)
5694     {
5695       /* Vector types deserve special treatment because they are
5696          polymorphic wrt their mode, depending upon whether VIS
5697          instructions are enabled.  */
5698       HOST_WIDE_INT size = int_size_in_bytes (type);
5699
5700       if (size > 16)
5701         abort (); /* shouldn't get here */
5702
5703       if (mode == BLKmode)
5704         return function_arg_vector_value (size,
5705                                           TYPE_MODE (TREE_TYPE (type)),
5706                                           SPARC_FP_ARG_FIRST + 2*slotno);
5707       else
5708         mclass = MODE_FLOAT;
5709     }
5710
5711   /* v9 fp args in reg slots beyond the int reg slots get passed in regs
5712      but also have the slot allocated for them.
5713      If no prototype is in scope fp values in register slots get passed
5714      in two places, either fp regs and int regs or fp regs and memory.  */
5715   if ((mclass == MODE_FLOAT || mclass == MODE_COMPLEX_FLOAT)
5716       && SPARC_FP_REG_P (regno))
5717     {
5718       reg = gen_rtx_REG (mode, regno);
5719       if (cum->prototype_p || cum->libcall_p)
5720         {
5721           /* "* 2" because fp reg numbers are recorded in 4 byte
5722              quantities.  */
5723 #if 0
5724           /* ??? This will cause the value to be passed in the fp reg and
5725              in the stack.  When a prototype exists we want to pass the
5726              value in the reg but reserve space on the stack.  That's an
5727              optimization, and is deferred [for a bit].  */
5728           if ((regno - SPARC_FP_ARG_FIRST) >= SPARC_INT_ARG_MAX * 2)
5729             return gen_rtx_PARALLEL (mode,
5730                             gen_rtvec (2,
5731                                        gen_rtx_EXPR_LIST (VOIDmode,
5732                                                 NULL_RTX, const0_rtx),
5733                                        gen_rtx_EXPR_LIST (VOIDmode,
5734                                                 reg, const0_rtx)));
5735           else
5736 #else
5737           /* ??? It seems that passing back a register even when past
5738              the area declared by REG_PARM_STACK_SPACE will allocate
5739              space appropriately, and will not copy the data onto the
5740              stack, exactly as we desire.
5741
5742              This is due to locate_and_pad_parm being called in
5743              expand_call whenever reg_parm_stack_space > 0, which
5744              while beneficial to our example here, would seem to be
5745              in error from what had been intended.  Ho hum...  -- r~ */
5746 #endif
5747             return reg;
5748         }
5749       else
5750         {
5751           rtx v0, v1;
5752
5753           if ((regno - SPARC_FP_ARG_FIRST) < SPARC_INT_ARG_MAX * 2)
5754             {
5755               int intreg;
5756
5757               /* On incoming, we don't need to know that the value
5758                  is passed in %f0 and %i0, and it confuses other parts
5759                  causing needless spillage even on the simplest cases.  */
5760               if (incoming_p)
5761                 return reg;
5762
5763               intreg = (SPARC_OUTGOING_INT_ARG_FIRST
5764                         + (regno - SPARC_FP_ARG_FIRST) / 2);
5765
5766               v0 = gen_rtx_EXPR_LIST (VOIDmode, reg, const0_rtx);
5767               v1 = gen_rtx_EXPR_LIST (VOIDmode, gen_rtx_REG (mode, intreg),
5768                                       const0_rtx);
5769               return gen_rtx_PARALLEL (mode, gen_rtvec (2, v0, v1));
5770             }
5771           else
5772             {
5773               v0 = gen_rtx_EXPR_LIST (VOIDmode, NULL_RTX, const0_rtx);
5774               v1 = gen_rtx_EXPR_LIST (VOIDmode, reg, const0_rtx);
5775               return gen_rtx_PARALLEL (mode, gen_rtvec (2, v0, v1));
5776             }
5777         }
5778     }
5779   else
5780     {
5781       /* Scalar or complex int.  */
5782       reg = gen_rtx_REG (mode, regno);
5783     }
5784
5785   return reg;
5786 }
5787
5788 /* Handle the FUNCTION_ARG_PARTIAL_NREGS macro.
5789    For an arg passed partly in registers and partly in memory,
5790    this is the number of registers used.
5791    For args passed entirely in registers or entirely in memory, zero.
5792
5793    Any arg that starts in the first 6 regs but won't entirely fit in them
5794    needs partial registers on v8.  On v9, structures with integer
5795    values in arg slots 5,6 will be passed in %o5 and SP+176, and complex fp
5796    values that begin in the last fp reg [where "last fp reg" varies with the
5797    mode] will be split between that reg and memory.  */
5798
5799 int
5800 function_arg_partial_nregs (const struct sparc_args *cum,
5801                             enum machine_mode mode, tree type, int named)
5802 {
5803   int slotno, regno, padding;
5804
5805   /* We pass 0 for incoming_p here, it doesn't matter.  */
5806   slotno = function_arg_slotno (cum, mode, type, named, 0, &regno, &padding);
5807
5808   if (slotno == -1)
5809     return 0;
5810
5811   if (TARGET_ARCH32)
5812     {
5813       if ((slotno + (mode == BLKmode
5814                      ? ROUND_ADVANCE (int_size_in_bytes (type))
5815                      : ROUND_ADVANCE (GET_MODE_SIZE (mode))))
5816           > SPARC_INT_ARG_MAX)
5817         return SPARC_INT_ARG_MAX - slotno;
5818     }
5819   else
5820     {
5821       /* We are guaranteed by pass_by_reference that the size of the
5822          argument is not greater than 16 bytes, so we only need to
5823          return 1 if the argument is partially passed in registers.  */
5824
5825       if (type && AGGREGATE_TYPE_P (type))
5826         {
5827           int size = int_size_in_bytes (type);
5828
5829           if (size > UNITS_PER_WORD
5830               && slotno == SPARC_INT_ARG_MAX - 1)
5831             return 1;
5832         }
5833       else if (GET_MODE_CLASS (mode) == MODE_COMPLEX_INT
5834                || (GET_MODE_CLASS (mode) == MODE_COMPLEX_FLOAT
5835                    && ! (TARGET_FPU && named)))
5836         {
5837           /* The complex types are passed as packed types.  */
5838           if (GET_MODE_SIZE (mode) > UNITS_PER_WORD
5839               && slotno == SPARC_INT_ARG_MAX - 1)
5840             return 1;
5841         }
5842       else if (GET_MODE_CLASS (mode) == MODE_COMPLEX_FLOAT)
5843         {
5844           if ((slotno + GET_MODE_SIZE (mode) / UNITS_PER_WORD)
5845               > SPARC_FP_ARG_MAX)
5846             return 1;
5847         }
5848     }
5849
5850   return 0;
5851 }
5852
5853 /* Handle the TARGET_PASS_BY_REFERENCE target hook.
5854    Specify whether to pass the argument by reference.  */
5855
5856 static bool
5857 sparc_pass_by_reference (CUMULATIVE_ARGS *cum ATTRIBUTE_UNUSED,
5858                          enum machine_mode mode, tree type,
5859                          bool named ATTRIBUTE_UNUSED)
5860 {
5861   if (TARGET_ARCH32)
5862     {
5863     /* Original SPARC 32-bit ABI says that structures and unions,
5864        and quad-precision floats are passed by reference.  For Pascal,
5865        also pass arrays by reference.  All other base types are passed
5866        in registers.
5867
5868        Extended ABI (as implemented by the Sun compiler) says that all
5869        complex floats are passed by reference.  Pass complex integers
5870        in registers up to 8 bytes.  More generally, enforce the 2-word
5871        cap for passing arguments in registers.
5872
5873        Vector ABI (as implemented by the Sun VIS SDK) says that vector
5874        integers are passed like floats of the same size, that is in
5875        registers up to 8 bytes.  Pass all vector floats by reference
5876        like structure and unions.  */
5877       return ((type && (AGGREGATE_TYPE_P (type) || VECTOR_FLOAT_TYPE_P (type)))
5878               || mode == SCmode
5879               /* Catch CDImode, TFmode, DCmode and TCmode.  */
5880               || GET_MODE_SIZE (mode) > 8
5881               || (type
5882                   && TREE_CODE (type) == VECTOR_TYPE
5883                   && (unsigned HOST_WIDE_INT) int_size_in_bytes (type) > 8));
5884     }
5885   else
5886     {
5887     /* Original SPARC 64-bit ABI says that structures and unions
5888        smaller than 16 bytes are passed in registers, as well as
5889        all other base types.  For Pascal, pass arrays by reference.
5890
5891        Extended ABI (as implemented by the Sun compiler) says that
5892        complex floats are passed in registers up to 16 bytes.  Pass
5893        all complex integers in registers up to 16 bytes.  More generally,
5894        enforce the 2-word cap for passing arguments in registers.
5895
5896        Vector ABI (as implemented by the Sun VIS SDK) says that vector
5897        integers are passed like floats of the same size, that is in
5898        registers (up to 16 bytes).  Pass all vector floats like structure
5899        and unions.  */
5900       return ((type && TREE_CODE (type) == ARRAY_TYPE)
5901               || (type
5902                   && (AGGREGATE_TYPE_P (type) || TREE_CODE (type) == VECTOR_TYPE)
5903                   && (unsigned HOST_WIDE_INT) int_size_in_bytes (type) > 16)
5904               /* Catch CTImode and TCmode.  */
5905               || GET_MODE_SIZE (mode) > 16);
5906     }
5907 }
5908
5909 /* Handle the FUNCTION_ARG_ADVANCE macro.
5910    Update the data in CUM to advance over an argument
5911    of mode MODE and data type TYPE.
5912    TYPE is null for libcalls where that information may not be available.  */
5913
5914 void
5915 function_arg_advance (struct sparc_args *cum, enum machine_mode mode,
5916                       tree type, int named)
5917 {
5918   int slotno, regno, padding;
5919
5920   /* We pass 0 for incoming_p here, it doesn't matter.  */
5921   slotno = function_arg_slotno (cum, mode, type, named, 0, &regno, &padding);
5922
5923   /* If register required leading padding, add it.  */
5924   if (slotno != -1)
5925     cum->words += padding;
5926
5927   if (TARGET_ARCH32)
5928     {
5929       cum->words += (mode != BLKmode
5930                      ? ROUND_ADVANCE (GET_MODE_SIZE (mode))
5931                      : ROUND_ADVANCE (int_size_in_bytes (type)));
5932     }
5933   else
5934     {
5935       if (type && AGGREGATE_TYPE_P (type))
5936         {
5937           int size = int_size_in_bytes (type);
5938
5939           if (size <= 8)
5940             ++cum->words;
5941           else if (size <= 16)
5942             cum->words += 2;
5943           else /* passed by reference */
5944             ++cum->words;
5945         }
5946       else
5947         {
5948           cum->words += (mode != BLKmode
5949                          ? ROUND_ADVANCE (GET_MODE_SIZE (mode))
5950                          : ROUND_ADVANCE (int_size_in_bytes (type)));
5951         }
5952     }
5953 }
5954
5955 /* Handle the FUNCTION_ARG_PADDING macro.
5956    For the 64 bit ABI structs are always stored left shifted in their
5957    argument slot.  */
5958
5959 enum direction
5960 function_arg_padding (enum machine_mode mode, tree type)
5961 {
5962   if (TARGET_ARCH64 && type != 0 && AGGREGATE_TYPE_P (type))
5963     return upward;
5964
5965   /* Fall back to the default.  */
5966   return DEFAULT_FUNCTION_ARG_PADDING (mode, type);
5967 }
5968
5969 /* Handle the TARGET_RETURN_IN_MEMORY target hook.
5970    Specify whether to return the return value in memory.  */
5971
5972 static bool
5973 sparc_return_in_memory (tree type, tree fntype ATTRIBUTE_UNUSED)
5974 {
5975   if (TARGET_ARCH32)
5976     /* Original SPARC 32-bit ABI says that structures and unions,
5977        and quad-precision floats are returned in memory.  All other
5978        base types are returned in registers.
5979
5980        Extended ABI (as implemented by the Sun compiler) says that
5981        all complex floats are returned in registers (8 FP registers
5982        at most for '_Complex long double').  Return all complex integers
5983        in registers (4 at most for '_Complex long long').
5984
5985        Vector ABI (as implemented by the Sun VIS SDK) says that vector
5986        integers are returned like floats of the same size, that is in
5987        registers up to 8 bytes and in memory otherwise.  Return all
5988        vector floats in memory like structure and unions; note that
5989        they always have BLKmode like the latter.  */
5990     return (TYPE_MODE (type) == BLKmode
5991             || TYPE_MODE (type) == TFmode
5992             || (TREE_CODE (type) == VECTOR_TYPE
5993                 && (unsigned HOST_WIDE_INT) int_size_in_bytes (type) > 8));
5994   else
5995     /* Original SPARC 64-bit ABI says that structures and unions
5996        smaller than 32 bytes are returned in registers, as well as
5997        all other base types.
5998
5999        Extended ABI (as implemented by the Sun compiler) says that all
6000        complex floats are returned in registers (8 FP registers at most
6001        for '_Complex long double').  Return all complex integers in
6002        registers (4 at most for '_Complex TItype').
6003
6004        Vector ABI (as implemented by the Sun VIS SDK) says that vector
6005        integers are returned like floats of the same size, that is in
6006        registers.  Return all vector floats like structure and unions;
6007        note that they always have BLKmode like the latter.  */
6008     return ((TYPE_MODE (type) == BLKmode
6009              && (unsigned HOST_WIDE_INT) int_size_in_bytes (type) > 32));
6010 }
6011
6012 /* Handle the TARGET_STRUCT_VALUE target hook.
6013    Return where to find the structure return value address.  */
6014
6015 static rtx
6016 sparc_struct_value_rtx (tree fndecl ATTRIBUTE_UNUSED, int incoming)
6017 {
6018   if (TARGET_ARCH64)
6019     return 0;
6020   else
6021     {
6022       if (incoming)
6023         return gen_rtx_MEM (Pmode, plus_constant (frame_pointer_rtx,
6024                                                   STRUCT_VALUE_OFFSET));
6025       else
6026         return gen_rtx_MEM (Pmode, plus_constant (stack_pointer_rtx,
6027                                                   STRUCT_VALUE_OFFSET));
6028     }
6029 }
6030
6031 /* Handle FUNCTION_VALUE, FUNCTION_OUTGOING_VALUE, and LIBCALL_VALUE macros.
6032    For v9, function return values are subject to the same rules as arguments,
6033    except that up to 32 bytes may be returned in registers.  */
6034
6035 rtx
6036 function_value (tree type, enum machine_mode mode, int incoming_p)
6037 {
6038   /* Beware that the two values are swapped here wrt function_arg.  */
6039   int regbase = (incoming_p
6040                  ? SPARC_OUTGOING_INT_ARG_FIRST
6041                  : SPARC_INCOMING_INT_ARG_FIRST);
6042   enum mode_class mclass = GET_MODE_CLASS (mode);
6043   int regno;
6044
6045   if (type && TREE_CODE (type) == VECTOR_TYPE)
6046     {
6047       /* Vector types deserve special treatment because they are
6048          polymorphic wrt their mode, depending upon whether VIS
6049          instructions are enabled.  */
6050       HOST_WIDE_INT size = int_size_in_bytes (type);
6051
6052       if ((TARGET_ARCH32 && size > 8) || (TARGET_ARCH64 && size > 32))
6053         abort (); /* shouldn't get here */
6054
6055       if (mode == BLKmode)
6056         return function_arg_vector_value (size,
6057                                           TYPE_MODE (TREE_TYPE (type)),
6058                                           SPARC_FP_ARG_FIRST);
6059       else
6060         mclass = MODE_FLOAT;
6061     }
6062   else if (type && TARGET_ARCH64)
6063     {
6064       if (TREE_CODE (type) == RECORD_TYPE)
6065         {
6066           /* Structures up to 32 bytes in size are passed in registers,
6067              promoted to fp registers where possible.  */
6068
6069           if (int_size_in_bytes (type) > 32)
6070             abort (); /* shouldn't get here */
6071
6072           return function_arg_record_value (type, mode, 0, 1, regbase);
6073         }
6074       else if (TREE_CODE (type) == UNION_TYPE)
6075         {
6076           HOST_WIDE_INT size = int_size_in_bytes (type);
6077
6078           if (size > 32)
6079             abort (); /* shouldn't get here */
6080
6081           return function_arg_union_value (size, mode, regbase);
6082         }
6083       else if (AGGREGATE_TYPE_P (type))
6084         {
6085           /* All other aggregate types are passed in an integer register
6086              in a mode corresponding to the size of the type.  */
6087           HOST_WIDE_INT bytes = int_size_in_bytes (type);
6088
6089           if (bytes > 32)
6090             abort (); /* shouldn't get here */
6091
6092           mode = mode_for_size (bytes * BITS_PER_UNIT, MODE_INT, 0);
6093
6094           /* ??? We probably should have made the same ABI change in
6095              3.4.0 as the one we made for unions.   The latter was
6096              required by the SCD though, while the former is not
6097              specified, so we favored compatibility and efficiency.
6098
6099              Now we're stuck for aggregates larger than 16 bytes,
6100              because OImode vanished in the meantime.  Let's not
6101              try to be unduly clever, and simply follow the ABI
6102              for unions in that case.  */
6103           if (mode == BLKmode)
6104             return function_arg_union_value (bytes, mode, regbase);
6105           else
6106             mclass = MODE_INT;
6107         }
6108       else if (mclass == MODE_INT
6109                && GET_MODE_SIZE (mode) < UNITS_PER_WORD)
6110         mode = word_mode;
6111     }
6112
6113   if ((mclass == MODE_FLOAT || mclass == MODE_COMPLEX_FLOAT)
6114       && TARGET_FPU)
6115     regno = SPARC_FP_ARG_FIRST;
6116   else
6117     regno = regbase;
6118
6119   return gen_rtx_REG (mode, regno);
6120 }
6121
6122 /* Do what is necessary for `va_start'.  We look at the current function
6123    to determine if stdarg or varargs is used and return the address of
6124    the first unnamed parameter.  */
6125
6126 static rtx
6127 sparc_builtin_saveregs (void)
6128 {
6129   int first_reg = current_function_args_info.words;
6130   rtx address;
6131   int regno;
6132
6133   for (regno = first_reg; regno < SPARC_INT_ARG_MAX; regno++)
6134     emit_move_insn (gen_rtx_MEM (word_mode,
6135                                  gen_rtx_PLUS (Pmode,
6136                                                frame_pointer_rtx,
6137                                                GEN_INT (FIRST_PARM_OFFSET (0)
6138                                                         + (UNITS_PER_WORD
6139                                                            * regno)))),
6140                     gen_rtx_REG (word_mode,
6141                                  SPARC_INCOMING_INT_ARG_FIRST + regno));
6142
6143   address = gen_rtx_PLUS (Pmode,
6144                           frame_pointer_rtx,
6145                           GEN_INT (FIRST_PARM_OFFSET (0)
6146                                    + UNITS_PER_WORD * first_reg));
6147
6148   return address;
6149 }
6150
6151 /* Implement `va_start' for stdarg.  */
6152
6153 void
6154 sparc_va_start (tree valist, rtx nextarg)
6155 {
6156   nextarg = expand_builtin_saveregs ();
6157   std_expand_builtin_va_start (valist, nextarg);
6158 }
6159
6160 /* Implement `va_arg' for stdarg.  */
6161
6162 static tree
6163 sparc_gimplify_va_arg (tree valist, tree type, tree *pre_p, tree *post_p)
6164 {
6165   HOST_WIDE_INT size, rsize, align;
6166   tree addr, incr;
6167   bool indirect;
6168   tree ptrtype = build_pointer_type (type);
6169
6170   if (pass_by_reference (NULL, TYPE_MODE (type), type, false))
6171     {
6172       indirect = true;
6173       size = rsize = UNITS_PER_WORD;
6174       align = 0;
6175     }
6176   else
6177     {
6178       indirect = false;
6179       size = int_size_in_bytes (type);
6180       rsize = (size + UNITS_PER_WORD - 1) & -UNITS_PER_WORD;
6181       align = 0;
6182
6183       if (TARGET_ARCH64)
6184         {
6185           /* For SPARC64, objects requiring 16-byte alignment get it.  */
6186           if (TYPE_ALIGN (type) >= 2 * (unsigned) BITS_PER_WORD)
6187             align = 2 * UNITS_PER_WORD;
6188
6189           /* SPARC-V9 ABI states that structures up to 16 bytes in size
6190              are left-justified in their slots.  */
6191           if (AGGREGATE_TYPE_P (type))
6192             {
6193               if (size == 0)
6194                 size = rsize = UNITS_PER_WORD;
6195               else
6196                 size = rsize;
6197             }
6198         }
6199     }
6200
6201   incr = valist;
6202   if (align)
6203     {
6204       incr = fold (build2 (PLUS_EXPR, ptr_type_node, incr,
6205                            ssize_int (align - 1)));
6206       incr = fold (build2 (BIT_AND_EXPR, ptr_type_node, incr,
6207                            ssize_int (-align)));
6208     }
6209
6210   gimplify_expr (&incr, pre_p, post_p, is_gimple_val, fb_rvalue);
6211   addr = incr;
6212
6213   if (BYTES_BIG_ENDIAN && size < rsize)
6214     addr = fold (build2 (PLUS_EXPR, ptr_type_node, incr,
6215                          ssize_int (rsize - size)));
6216
6217   if (indirect)
6218     {
6219       addr = fold_convert (build_pointer_type (ptrtype), addr);
6220       addr = build_va_arg_indirect_ref (addr);
6221     }
6222   /* If the address isn't aligned properly for the type,
6223      we may need to copy to a temporary.
6224      FIXME: This is inefficient.  Usually we can do this
6225      in registers.  */
6226   else if (align == 0
6227            && TYPE_ALIGN (type) > BITS_PER_WORD)
6228     {
6229       tree tmp = create_tmp_var (type, "va_arg_tmp");
6230       tree dest_addr = build_fold_addr_expr (tmp);
6231
6232       tree copy = build_function_call_expr
6233         (implicit_built_in_decls[BUILT_IN_MEMCPY],
6234          tree_cons (NULL_TREE, dest_addr,
6235                     tree_cons (NULL_TREE, addr,
6236                                tree_cons (NULL_TREE, size_int (rsize),
6237                                           NULL_TREE))));
6238
6239       gimplify_and_add (copy, pre_p);
6240       addr = dest_addr;
6241     }
6242   else
6243     addr = fold_convert (ptrtype, addr);
6244
6245   incr = fold (build2 (PLUS_EXPR, ptr_type_node, incr, ssize_int (rsize)));
6246   incr = build2 (MODIFY_EXPR, ptr_type_node, valist, incr);
6247   gimplify_and_add (incr, post_p);
6248
6249   return build_va_arg_indirect_ref (addr);
6250 }
6251 \f
6252 /* Return the string to output an unconditional branch to LABEL, which is
6253    the operand number of the label.
6254
6255    DEST is the destination insn (i.e. the label), INSN is the source.  */
6256
6257 const char *
6258 output_ubranch (rtx dest, int label, rtx insn)
6259 {
6260   static char string[64];
6261   bool v9_form = false;
6262   char *p;
6263
6264   if (TARGET_V9 && INSN_ADDRESSES_SET_P ())
6265     {
6266       int delta = (INSN_ADDRESSES (INSN_UID (dest))
6267                    - INSN_ADDRESSES (INSN_UID (insn)));
6268       /* Leave some instructions for "slop".  */
6269       if (delta >= -260000 && delta < 260000)
6270         v9_form = true;
6271     }
6272
6273   if (v9_form)
6274     strcpy (string, "ba%*,pt\t%%xcc, ");
6275   else
6276     strcpy (string, "b%*\t");
6277
6278   p = strchr (string, '\0');
6279   *p++ = '%';
6280   *p++ = 'l';
6281   *p++ = '0' + label;
6282   *p++ = '%';
6283   *p++ = '(';
6284   *p = '\0';
6285
6286   return string;
6287 }
6288
6289 /* Return the string to output a conditional branch to LABEL, which is
6290    the operand number of the label.  OP is the conditional expression.
6291    XEXP (OP, 0) is assumed to be a condition code register (integer or
6292    floating point) and its mode specifies what kind of comparison we made.
6293
6294    DEST is the destination insn (i.e. the label), INSN is the source.
6295
6296    REVERSED is nonzero if we should reverse the sense of the comparison.
6297
6298    ANNUL is nonzero if we should generate an annulling branch.  */
6299
6300 const char *
6301 output_cbranch (rtx op, rtx dest, int label, int reversed, int annul,
6302                 rtx insn)
6303 {
6304   static char string[64];
6305   enum rtx_code code = GET_CODE (op);
6306   rtx cc_reg = XEXP (op, 0);
6307   enum machine_mode mode = GET_MODE (cc_reg);
6308   const char *labelno, *branch;
6309   int spaces = 8, far;
6310   char *p;
6311
6312   /* v9 branches are limited to +-1MB.  If it is too far away,
6313      change
6314
6315      bne,pt %xcc, .LC30
6316
6317      to
6318
6319      be,pn %xcc, .+12
6320       nop
6321      ba .LC30
6322
6323      and
6324
6325      fbne,a,pn %fcc2, .LC29
6326
6327      to
6328
6329      fbe,pt %fcc2, .+16
6330       nop
6331      ba .LC29  */
6332
6333   far = TARGET_V9 && (get_attr_length (insn) >= 3);
6334   if (reversed ^ far)
6335     {
6336       /* Reversal of FP compares takes care -- an ordered compare
6337          becomes an unordered compare and vice versa.  */
6338       if (mode == CCFPmode || mode == CCFPEmode)
6339         code = reverse_condition_maybe_unordered (code);
6340       else
6341         code = reverse_condition (code);
6342     }
6343
6344   /* Start by writing the branch condition.  */
6345   if (mode == CCFPmode || mode == CCFPEmode)
6346     {
6347       switch (code)
6348         {
6349         case NE:
6350           branch = "fbne";
6351           break;
6352         case EQ:
6353           branch = "fbe";
6354           break;
6355         case GE:
6356           branch = "fbge";
6357           break;
6358         case GT:
6359           branch = "fbg";
6360           break;
6361         case LE:
6362           branch = "fble";
6363           break;
6364         case LT:
6365           branch = "fbl";
6366           break;
6367         case UNORDERED:
6368           branch = "fbu";
6369           break;
6370         case ORDERED:
6371           branch = "fbo";
6372           break;
6373         case UNGT:
6374           branch = "fbug";
6375           break;
6376         case UNLT:
6377           branch = "fbul";
6378           break;
6379         case UNEQ:
6380           branch = "fbue";
6381           break;
6382         case UNGE:
6383           branch = "fbuge";
6384           break;
6385         case UNLE:
6386           branch = "fbule";
6387           break;
6388         case LTGT:
6389           branch = "fblg";
6390           break;
6391
6392         default:
6393           abort ();
6394         }
6395
6396       /* ??? !v9: FP branches cannot be preceded by another floating point
6397          insn.  Because there is currently no concept of pre-delay slots,
6398          we can fix this only by always emitting a nop before a floating
6399          point branch.  */
6400
6401       string[0] = '\0';
6402       if (! TARGET_V9)
6403         strcpy (string, "nop\n\t");
6404       strcat (string, branch);
6405     }
6406   else
6407     {
6408       switch (code)
6409         {
6410         case NE:
6411           branch = "bne";
6412           break;
6413         case EQ:
6414           branch = "be";
6415           break;
6416         case GE:
6417           if (mode == CC_NOOVmode || mode == CCX_NOOVmode)
6418             branch = "bpos";
6419           else
6420             branch = "bge";
6421           break;
6422         case GT:
6423           branch = "bg";
6424           break;
6425         case LE:
6426           branch = "ble";
6427           break;
6428         case LT:
6429           if (mode == CC_NOOVmode || mode == CCX_NOOVmode)
6430             branch = "bneg";
6431           else
6432             branch = "bl";
6433           break;
6434         case GEU:
6435           branch = "bgeu";
6436           break;
6437         case GTU:
6438           branch = "bgu";
6439           break;
6440         case LEU:
6441           branch = "bleu";
6442           break;
6443         case LTU:
6444           branch = "blu";
6445           break;
6446
6447         default:
6448           abort ();
6449         }
6450       strcpy (string, branch);
6451     }
6452   spaces -= strlen (branch);
6453   p = strchr (string, '\0');
6454
6455   /* Now add the annulling, the label, and a possible noop.  */
6456   if (annul && ! far)
6457     {
6458       strcpy (p, ",a");
6459       p += 2;
6460       spaces -= 2;
6461     }
6462
6463   if (TARGET_V9)
6464     {
6465       rtx note;
6466       int v8 = 0;
6467
6468       if (! far && insn && INSN_ADDRESSES_SET_P ())
6469         {
6470           int delta = (INSN_ADDRESSES (INSN_UID (dest))
6471                        - INSN_ADDRESSES (INSN_UID (insn)));
6472           /* Leave some instructions for "slop".  */
6473           if (delta < -260000 || delta >= 260000)
6474             v8 = 1;
6475         }
6476
6477       if (mode == CCFPmode || mode == CCFPEmode)
6478         {
6479           static char v9_fcc_labelno[] = "%%fccX, ";
6480           /* Set the char indicating the number of the fcc reg to use.  */
6481           v9_fcc_labelno[5] = REGNO (cc_reg) - SPARC_FIRST_V9_FCC_REG + '0';
6482           labelno = v9_fcc_labelno;
6483           if (v8)
6484             {
6485               if (REGNO (cc_reg) == SPARC_FCC_REG)
6486                 labelno = "";
6487               else
6488                 abort ();
6489             }
6490         }
6491       else if (mode == CCXmode || mode == CCX_NOOVmode)
6492         {
6493           labelno = "%%xcc, ";
6494           if (v8)
6495             abort ();
6496         }
6497       else
6498         {
6499           labelno = "%%icc, ";
6500           if (v8)
6501             labelno = "";
6502         }
6503
6504       if (*labelno && insn && (note = find_reg_note (insn, REG_BR_PROB, NULL_RTX)))
6505         {
6506           strcpy (p,
6507                   ((INTVAL (XEXP (note, 0)) >= REG_BR_PROB_BASE / 2) ^ far)
6508                   ? ",pt" : ",pn");
6509           p += 3;
6510           spaces -= 3;
6511         }
6512     }
6513   else
6514     labelno = "";
6515
6516   if (spaces > 0)
6517     *p++ = '\t';
6518   else
6519     *p++ = ' ';
6520   strcpy (p, labelno);
6521   p = strchr (p, '\0');
6522   if (far)
6523     {
6524       strcpy (p, ".+12\n\t nop\n\tb\t");
6525       /* Skip the next insn if requested or
6526          if we know that it will be a nop.  */
6527       if (annul || ! final_sequence)
6528         p[3] = '6';
6529       p += 14;
6530     }
6531   *p++ = '%';
6532   *p++ = 'l';
6533   *p++ = label + '0';
6534   *p++ = '%';
6535   *p++ = '#';
6536   *p = '\0';
6537
6538   return string;
6539 }
6540
6541 /* Emit a library call comparison between floating point X and Y.
6542    COMPARISON is the rtl operator to compare with (EQ, NE, GT, etc.).
6543    TARGET_ARCH64 uses _Qp_* functions, which use pointers to TFmode
6544    values as arguments instead of the TFmode registers themselves,
6545    that's why we cannot call emit_float_lib_cmp.  */
6546 void
6547 sparc_emit_float_lib_cmp (rtx x, rtx y, enum rtx_code comparison)
6548 {
6549   const char *qpfunc;
6550   rtx slot0, slot1, result, tem, tem2;
6551   enum machine_mode mode;
6552
6553   switch (comparison)
6554     {
6555     case EQ:
6556       qpfunc = (TARGET_ARCH64) ? "_Qp_feq" : "_Q_feq";
6557       break;
6558
6559     case NE:
6560       qpfunc = (TARGET_ARCH64) ? "_Qp_fne" : "_Q_fne";
6561       break;
6562
6563     case GT:
6564       qpfunc = (TARGET_ARCH64) ? "_Qp_fgt" : "_Q_fgt";
6565       break;
6566
6567     case GE:
6568       qpfunc = (TARGET_ARCH64) ? "_Qp_fge" : "_Q_fge";
6569       break;
6570
6571     case LT:
6572       qpfunc = (TARGET_ARCH64) ? "_Qp_flt" : "_Q_flt";
6573       break;
6574
6575     case LE:
6576       qpfunc = (TARGET_ARCH64) ? "_Qp_fle" : "_Q_fle";
6577       break;
6578
6579     case ORDERED:
6580     case UNORDERED:
6581     case UNGT:
6582     case UNLT:
6583     case UNEQ:
6584     case UNGE:
6585     case UNLE:
6586     case LTGT:
6587       qpfunc = (TARGET_ARCH64) ? "_Qp_cmp" : "_Q_cmp";
6588       break;
6589
6590     default:
6591       abort();
6592       break;
6593     }
6594
6595   if (TARGET_ARCH64)
6596     {
6597       if (GET_CODE (x) != MEM)
6598         {
6599           slot0 = assign_stack_temp (TFmode, GET_MODE_SIZE(TFmode), 0);
6600           emit_insn (gen_rtx_SET (VOIDmode, slot0, x));
6601         }
6602       else
6603         slot0 = x;
6604
6605       if (GET_CODE (y) != MEM)
6606         {
6607           slot1 = assign_stack_temp (TFmode, GET_MODE_SIZE(TFmode), 0);
6608           emit_insn (gen_rtx_SET (VOIDmode, slot1, y));
6609         }
6610       else
6611         slot1 = y;
6612
6613       emit_library_call (gen_rtx_SYMBOL_REF (Pmode, qpfunc), LCT_NORMAL,
6614                          DImode, 2,
6615                          XEXP (slot0, 0), Pmode,
6616                          XEXP (slot1, 0), Pmode);
6617
6618       mode = DImode;
6619     }
6620   else
6621     {
6622       emit_library_call (gen_rtx_SYMBOL_REF (Pmode, qpfunc), LCT_NORMAL,
6623                          SImode, 2,
6624                          x, TFmode, y, TFmode);
6625
6626       mode = SImode;
6627     }
6628
6629
6630   /* Immediately move the result of the libcall into a pseudo
6631      register so reload doesn't clobber the value if it needs
6632      the return register for a spill reg.  */
6633   result = gen_reg_rtx (mode);
6634   emit_move_insn (result, hard_libcall_value (mode));
6635
6636   switch (comparison)
6637     {
6638     default:
6639       emit_cmp_insn (result, const0_rtx, NE, NULL_RTX, mode, 0);
6640       break;
6641     case ORDERED:
6642     case UNORDERED:
6643       emit_cmp_insn (result, GEN_INT(3), comparison == UNORDERED ? EQ : NE,
6644                      NULL_RTX, mode, 0);
6645       break;
6646     case UNGT:
6647     case UNGE:
6648       emit_cmp_insn (result, const1_rtx,
6649                      comparison == UNGT ? GT : NE, NULL_RTX, mode, 0);
6650       break;
6651     case UNLE:
6652       emit_cmp_insn (result, const2_rtx, NE, NULL_RTX, mode, 0);
6653       break;
6654     case UNLT:
6655       tem = gen_reg_rtx (mode);
6656       if (TARGET_ARCH32)
6657         emit_insn (gen_andsi3 (tem, result, const1_rtx));
6658       else
6659         emit_insn (gen_anddi3 (tem, result, const1_rtx));
6660       emit_cmp_insn (tem, const0_rtx, NE, NULL_RTX, mode, 0);
6661       break;
6662     case UNEQ:
6663     case LTGT:
6664       tem = gen_reg_rtx (mode);
6665       if (TARGET_ARCH32)
6666         emit_insn (gen_addsi3 (tem, result, const1_rtx));
6667       else
6668         emit_insn (gen_adddi3 (tem, result, const1_rtx));
6669       tem2 = gen_reg_rtx (mode);
6670       if (TARGET_ARCH32)
6671         emit_insn (gen_andsi3 (tem2, tem, const2_rtx));
6672       else
6673         emit_insn (gen_anddi3 (tem2, tem, const2_rtx));
6674       emit_cmp_insn (tem2, const0_rtx, comparison == UNEQ ? EQ : NE,
6675                      NULL_RTX, mode, 0);
6676       break;
6677     }
6678 }
6679
6680 /* Generate an unsigned DImode to FP conversion.  This is the same code
6681    optabs would emit if we didn't have TFmode patterns.  */
6682
6683 void
6684 sparc_emit_floatunsdi (rtx *operands, enum machine_mode mode)
6685 {
6686   rtx neglab, donelab, i0, i1, f0, in, out;
6687
6688   out = operands[0];
6689   in = force_reg (DImode, operands[1]);
6690   neglab = gen_label_rtx ();
6691   donelab = gen_label_rtx ();
6692   i0 = gen_reg_rtx (DImode);
6693   i1 = gen_reg_rtx (DImode);
6694   f0 = gen_reg_rtx (mode);
6695
6696   emit_cmp_and_jump_insns (in, const0_rtx, LT, const0_rtx, DImode, 0, neglab);
6697
6698   emit_insn (gen_rtx_SET (VOIDmode, out, gen_rtx_FLOAT (mode, in)));
6699   emit_jump_insn (gen_jump (donelab));
6700   emit_barrier ();
6701
6702   emit_label (neglab);
6703
6704   emit_insn (gen_lshrdi3 (i0, in, const1_rtx));
6705   emit_insn (gen_anddi3 (i1, in, const1_rtx));
6706   emit_insn (gen_iordi3 (i0, i0, i1));
6707   emit_insn (gen_rtx_SET (VOIDmode, f0, gen_rtx_FLOAT (mode, i0)));
6708   emit_insn (gen_rtx_SET (VOIDmode, out, gen_rtx_PLUS (mode, f0, f0)));
6709
6710   emit_label (donelab);
6711 }
6712
6713 /* Generate an FP to unsigned DImode conversion.  This is the same code
6714    optabs would emit if we didn't have TFmode patterns.  */
6715
6716 void
6717 sparc_emit_fixunsdi (rtx *operands, enum machine_mode mode)
6718 {
6719   rtx neglab, donelab, i0, i1, f0, in, out, limit;
6720
6721   out = operands[0];
6722   in = force_reg (mode, operands[1]);
6723   neglab = gen_label_rtx ();
6724   donelab = gen_label_rtx ();
6725   i0 = gen_reg_rtx (DImode);
6726   i1 = gen_reg_rtx (DImode);
6727   limit = gen_reg_rtx (mode);
6728   f0 = gen_reg_rtx (mode);
6729
6730   emit_move_insn (limit,
6731                   CONST_DOUBLE_FROM_REAL_VALUE (
6732                     REAL_VALUE_ATOF ("9223372036854775808.0", mode), mode));
6733   emit_cmp_and_jump_insns (in, limit, GE, NULL_RTX, mode, 0, neglab);
6734
6735   emit_insn (gen_rtx_SET (VOIDmode,
6736                           out,
6737                           gen_rtx_FIX (DImode, gen_rtx_FIX (mode, in))));
6738   emit_jump_insn (gen_jump (donelab));
6739   emit_barrier ();
6740
6741   emit_label (neglab);
6742
6743   emit_insn (gen_rtx_SET (VOIDmode, f0, gen_rtx_MINUS (mode, in, limit)));
6744   emit_insn (gen_rtx_SET (VOIDmode,
6745                           i0,
6746                           gen_rtx_FIX (DImode, gen_rtx_FIX (mode, f0))));
6747   emit_insn (gen_movdi (i1, const1_rtx));
6748   emit_insn (gen_ashldi3 (i1, i1, GEN_INT (63)));
6749   emit_insn (gen_xordi3 (out, i0, i1));
6750
6751   emit_label (donelab);
6752 }
6753
6754 /* Return the string to output a conditional branch to LABEL, testing
6755    register REG.  LABEL is the operand number of the label; REG is the
6756    operand number of the reg.  OP is the conditional expression.  The mode
6757    of REG says what kind of comparison we made.
6758
6759    DEST is the destination insn (i.e. the label), INSN is the source.
6760
6761    REVERSED is nonzero if we should reverse the sense of the comparison.
6762
6763    ANNUL is nonzero if we should generate an annulling branch.  */
6764
6765 const char *
6766 output_v9branch (rtx op, rtx dest, int reg, int label, int reversed,
6767                  int annul, rtx insn)
6768 {
6769   static char string[64];
6770   enum rtx_code code = GET_CODE (op);
6771   enum machine_mode mode = GET_MODE (XEXP (op, 0));
6772   rtx note;
6773   int far;
6774   char *p;
6775
6776   /* branch on register are limited to +-128KB.  If it is too far away,
6777      change
6778
6779      brnz,pt %g1, .LC30
6780
6781      to
6782
6783      brz,pn %g1, .+12
6784       nop
6785      ba,pt %xcc, .LC30
6786
6787      and
6788
6789      brgez,a,pn %o1, .LC29
6790
6791      to
6792
6793      brlz,pt %o1, .+16
6794       nop
6795      ba,pt %xcc, .LC29  */
6796
6797   far = get_attr_length (insn) >= 3;
6798
6799   /* If not floating-point or if EQ or NE, we can just reverse the code.  */
6800   if (reversed ^ far)
6801     code = reverse_condition (code);
6802
6803   /* Only 64 bit versions of these instructions exist.  */
6804   if (mode != DImode)
6805     abort ();
6806
6807   /* Start by writing the branch condition.  */
6808
6809   switch (code)
6810     {
6811     case NE:
6812       strcpy (string, "brnz");
6813       break;
6814
6815     case EQ:
6816       strcpy (string, "brz");
6817       break;
6818
6819     case GE:
6820       strcpy (string, "brgez");
6821       break;
6822
6823     case LT:
6824       strcpy (string, "brlz");
6825       break;
6826
6827     case LE:
6828       strcpy (string, "brlez");
6829       break;
6830
6831     case GT:
6832       strcpy (string, "brgz");
6833       break;
6834
6835     default:
6836       abort ();
6837     }
6838
6839   p = strchr (string, '\0');
6840
6841   /* Now add the annulling, reg, label, and nop.  */
6842   if (annul && ! far)
6843     {
6844       strcpy (p, ",a");
6845       p += 2;
6846     }
6847
6848   if (insn && (note = find_reg_note (insn, REG_BR_PROB, NULL_RTX)))
6849     {
6850       strcpy (p,
6851               ((INTVAL (XEXP (note, 0)) >= REG_BR_PROB_BASE / 2) ^ far)
6852               ? ",pt" : ",pn");
6853       p += 3;
6854     }
6855
6856   *p = p < string + 8 ? '\t' : ' ';
6857   p++;
6858   *p++ = '%';
6859   *p++ = '0' + reg;
6860   *p++ = ',';
6861   *p++ = ' ';
6862   if (far)
6863     {
6864       int veryfar = 1, delta;
6865
6866       if (INSN_ADDRESSES_SET_P ())
6867         {
6868           delta = (INSN_ADDRESSES (INSN_UID (dest))
6869                    - INSN_ADDRESSES (INSN_UID (insn)));
6870           /* Leave some instructions for "slop".  */
6871           if (delta >= -260000 && delta < 260000)
6872             veryfar = 0;
6873         }
6874
6875       strcpy (p, ".+12\n\t nop\n\t");
6876       /* Skip the next insn if requested or
6877          if we know that it will be a nop.  */
6878       if (annul || ! final_sequence)
6879         p[3] = '6';
6880       p += 12;
6881       if (veryfar)
6882         {
6883           strcpy (p, "b\t");
6884           p += 2;
6885         }
6886       else
6887         {
6888           strcpy (p, "ba,pt\t%%xcc, ");
6889           p += 13;
6890         }
6891     }
6892   *p++ = '%';
6893   *p++ = 'l';
6894   *p++ = '0' + label;
6895   *p++ = '%';
6896   *p++ = '#';
6897   *p = '\0';
6898
6899   return string;
6900 }
6901
6902 /* Return 1, if any of the registers of the instruction are %l[0-7] or %o[0-7].
6903    Such instructions cannot be used in the delay slot of return insn on v9.
6904    If TEST is 0, also rename all %i[0-7] registers to their %o[0-7] counterparts.
6905  */
6906
6907 static int
6908 epilogue_renumber (register rtx *where, int test)
6909 {
6910   register const char *fmt;
6911   register int i;
6912   register enum rtx_code code;
6913
6914   if (*where == 0)
6915     return 0;
6916
6917   code = GET_CODE (*where);
6918
6919   switch (code)
6920     {
6921     case REG:
6922       if (REGNO (*where) >= 8 && REGNO (*where) < 24)      /* oX or lX */
6923         return 1;
6924       if (! test && REGNO (*where) >= 24 && REGNO (*where) < 32)
6925         *where = gen_rtx_REG (GET_MODE (*where), OUTGOING_REGNO (REGNO(*where)));
6926     case SCRATCH:
6927     case CC0:
6928     case PC:
6929     case CONST_INT:
6930     case CONST_DOUBLE:
6931       return 0;
6932
6933       /* Do not replace the frame pointer with the stack pointer because
6934          it can cause the delayed instruction to load below the stack.
6935          This occurs when instructions like:
6936
6937          (set (reg/i:SI 24 %i0)
6938              (mem/f:SI (plus:SI (reg/f:SI 30 %fp)
6939                        (const_int -20 [0xffffffec])) 0))
6940
6941          are in the return delayed slot.  */
6942     case PLUS:
6943       if (GET_CODE (XEXP (*where, 0)) == REG
6944           && REGNO (XEXP (*where, 0)) == HARD_FRAME_POINTER_REGNUM
6945           && (GET_CODE (XEXP (*where, 1)) != CONST_INT
6946               || INTVAL (XEXP (*where, 1)) < SPARC_STACK_BIAS))
6947         return 1;
6948       break;
6949
6950     case MEM:
6951       if (SPARC_STACK_BIAS
6952           && GET_CODE (XEXP (*where, 0)) == REG
6953           && REGNO (XEXP (*where, 0)) == HARD_FRAME_POINTER_REGNUM)
6954         return 1;
6955       break;
6956
6957     default:
6958       break;
6959     }
6960
6961   fmt = GET_RTX_FORMAT (code);
6962
6963   for (i = GET_RTX_LENGTH (code) - 1; i >= 0; i--)
6964     {
6965       if (fmt[i] == 'E')
6966         {
6967           register int j;
6968           for (j = XVECLEN (*where, i) - 1; j >= 0; j--)
6969             if (epilogue_renumber (&(XVECEXP (*where, i, j)), test))
6970               return 1;
6971         }
6972       else if (fmt[i] == 'e'
6973                && epilogue_renumber (&(XEXP (*where, i)), test))
6974         return 1;
6975     }
6976   return 0;
6977 }
6978 \f
6979 /* Leaf functions and non-leaf functions have different needs.  */
6980
6981 static const int
6982 reg_leaf_alloc_order[] = REG_LEAF_ALLOC_ORDER;
6983
6984 static const int
6985 reg_nonleaf_alloc_order[] = REG_ALLOC_ORDER;
6986
6987 static const int *const reg_alloc_orders[] = {
6988   reg_leaf_alloc_order,
6989   reg_nonleaf_alloc_order};
6990
6991 void
6992 order_regs_for_local_alloc (void)
6993 {
6994   static int last_order_nonleaf = 1;
6995
6996   if (regs_ever_live[15] != last_order_nonleaf)
6997     {
6998       last_order_nonleaf = !last_order_nonleaf;
6999       memcpy ((char *) reg_alloc_order,
7000               (const char *) reg_alloc_orders[last_order_nonleaf],
7001               FIRST_PSEUDO_REGISTER * sizeof (int));
7002     }
7003 }
7004 \f
7005 /* Return 1 if REG and MEM are legitimate enough to allow the various
7006    mem<-->reg splits to be run.  */
7007
7008 int
7009 sparc_splitdi_legitimate (rtx reg, rtx mem)
7010 {
7011   /* Punt if we are here by mistake.  */
7012   if (! reload_completed)
7013     abort ();
7014
7015   /* We must have an offsettable memory reference.  */
7016   if (! offsettable_memref_p (mem))
7017     return 0;
7018
7019   /* If we have legitimate args for ldd/std, we do not want
7020      the split to happen.  */
7021   if ((REGNO (reg) % 2) == 0
7022       && mem_min_alignment (mem, 8))
7023     return 0;
7024
7025   /* Success.  */
7026   return 1;
7027 }
7028
7029 /* Return 1 if x and y are some kind of REG and they refer to
7030    different hard registers.  This test is guaranteed to be
7031    run after reload.  */
7032
7033 int
7034 sparc_absnegfloat_split_legitimate (rtx x, rtx y)
7035 {
7036   if (GET_CODE (x) != REG)
7037     return 0;
7038   if (GET_CODE (y) != REG)
7039     return 0;
7040   if (REGNO (x) == REGNO (y))
7041     return 0;
7042   return 1;
7043 }
7044
7045 /* Return 1 if REGNO (reg1) is even and REGNO (reg1) == REGNO (reg2) - 1.
7046    This makes them candidates for using ldd and std insns.
7047
7048    Note reg1 and reg2 *must* be hard registers.  */
7049
7050 int
7051 registers_ok_for_ldd_peep (rtx reg1, rtx reg2)
7052 {
7053   /* We might have been passed a SUBREG.  */
7054   if (GET_CODE (reg1) != REG || GET_CODE (reg2) != REG)
7055     return 0;
7056
7057   if (REGNO (reg1) % 2 != 0)
7058     return 0;
7059
7060   /* Integer ldd is deprecated in SPARC V9 */
7061   if (TARGET_V9 && REGNO (reg1) < 32)
7062     return 0;
7063
7064   return (REGNO (reg1) == REGNO (reg2) - 1);
7065 }
7066
7067 /* Return 1 if the addresses in mem1 and mem2 are suitable for use in
7068    an ldd or std insn.
7069
7070    This can only happen when addr1 and addr2, the addresses in mem1
7071    and mem2, are consecutive memory locations (addr1 + 4 == addr2).
7072    addr1 must also be aligned on a 64-bit boundary.
7073
7074    Also iff dependent_reg_rtx is not null it should not be used to
7075    compute the address for mem1, i.e. we cannot optimize a sequence
7076    like:
7077         ld [%o0], %o0
7078         ld [%o0 + 4], %o1
7079    to
7080         ldd [%o0], %o0
7081    nor:
7082         ld [%g3 + 4], %g3
7083         ld [%g3], %g2
7084    to
7085         ldd [%g3], %g2
7086
7087    But, note that the transformation from:
7088         ld [%g2 + 4], %g3
7089         ld [%g2], %g2
7090    to
7091         ldd [%g2], %g2
7092    is perfectly fine.  Thus, the peephole2 patterns always pass us
7093    the destination register of the first load, never the second one.
7094
7095    For stores we don't have a similar problem, so dependent_reg_rtx is
7096    NULL_RTX.  */
7097
7098 int
7099 mems_ok_for_ldd_peep (rtx mem1, rtx mem2, rtx dependent_reg_rtx)
7100 {
7101   rtx addr1, addr2;
7102   unsigned int reg1;
7103   HOST_WIDE_INT offset1;
7104
7105   /* The mems cannot be volatile.  */
7106   if (MEM_VOLATILE_P (mem1) || MEM_VOLATILE_P (mem2))
7107     return 0;
7108
7109   /* MEM1 should be aligned on a 64-bit boundary.  */
7110   if (MEM_ALIGN (mem1) < 64)
7111     return 0;
7112
7113   addr1 = XEXP (mem1, 0);
7114   addr2 = XEXP (mem2, 0);
7115
7116   /* Extract a register number and offset (if used) from the first addr.  */
7117   if (GET_CODE (addr1) == PLUS)
7118     {
7119       /* If not a REG, return zero.  */
7120       if (GET_CODE (XEXP (addr1, 0)) != REG)
7121         return 0;
7122       else
7123         {
7124           reg1 = REGNO (XEXP (addr1, 0));
7125           /* The offset must be constant!  */
7126           if (GET_CODE (XEXP (addr1, 1)) != CONST_INT)
7127             return 0;
7128           offset1 = INTVAL (XEXP (addr1, 1));
7129         }
7130     }
7131   else if (GET_CODE (addr1) != REG)
7132     return 0;
7133   else
7134     {
7135       reg1 = REGNO (addr1);
7136       /* This was a simple (mem (reg)) expression.  Offset is 0.  */
7137       offset1 = 0;
7138     }
7139
7140   /* Make sure the second address is a (mem (plus (reg) (const_int).  */
7141   if (GET_CODE (addr2) != PLUS)
7142     return 0;
7143
7144   if (GET_CODE (XEXP (addr2, 0)) != REG
7145       || GET_CODE (XEXP (addr2, 1)) != CONST_INT)
7146     return 0;
7147
7148   if (reg1 != REGNO (XEXP (addr2, 0)))
7149     return 0;
7150
7151   if (dependent_reg_rtx != NULL_RTX && reg1 == REGNO (dependent_reg_rtx))
7152     return 0;
7153
7154   /* The first offset must be evenly divisible by 8 to ensure the
7155      address is 64 bit aligned.  */
7156   if (offset1 % 8 != 0)
7157     return 0;
7158
7159   /* The offset for the second addr must be 4 more than the first addr.  */
7160   if (INTVAL (XEXP (addr2, 1)) != offset1 + 4)
7161     return 0;
7162
7163   /* All the tests passed.  addr1 and addr2 are valid for ldd and std
7164      instructions.  */
7165   return 1;
7166 }
7167
7168 /* Return 1 if reg is a pseudo, or is the first register in
7169    a hard register pair.  This makes it a candidate for use in
7170    ldd and std insns.  */
7171
7172 int
7173 register_ok_for_ldd (rtx reg)
7174 {
7175   /* We might have been passed a SUBREG.  */
7176   if (GET_CODE (reg) != REG)
7177     return 0;
7178
7179   if (REGNO (reg) < FIRST_PSEUDO_REGISTER)
7180     return (REGNO (reg) % 2 == 0);
7181   else
7182     return 1;
7183 }
7184 \f
7185 /* Print operand X (an rtx) in assembler syntax to file FILE.
7186    CODE is a letter or dot (`z' in `%z0') or 0 if no letter was specified.
7187    For `%' followed by punctuation, CODE is the punctuation and X is null.  */
7188
7189 void
7190 print_operand (FILE *file, rtx x, int code)
7191 {
7192   switch (code)
7193     {
7194     case '#':
7195       /* Output an insn in a delay slot.  */
7196       if (final_sequence)
7197         sparc_indent_opcode = 1;
7198       else
7199         fputs ("\n\t nop", file);
7200       return;
7201     case '*':
7202       /* Output an annul flag if there's nothing for the delay slot and we
7203          are optimizing.  This is always used with '(' below.
7204          Sun OS 4.1.1 dbx can't handle an annulled unconditional branch;
7205          this is a dbx bug.  So, we only do this when optimizing.
7206          On UltraSPARC, a branch in a delay slot causes a pipeline flush.
7207          Always emit a nop in case the next instruction is a branch.  */
7208       if (! final_sequence && (optimize && (int)sparc_cpu < PROCESSOR_V9))
7209         fputs (",a", file);
7210       return;
7211     case '(':
7212       /* Output a 'nop' if there's nothing for the delay slot and we are
7213          not optimizing.  This is always used with '*' above.  */
7214       if (! final_sequence && ! (optimize && (int)sparc_cpu < PROCESSOR_V9))
7215         fputs ("\n\t nop", file);
7216       else if (final_sequence)
7217         sparc_indent_opcode = 1;
7218       return;
7219     case ')':
7220       /* Output the right displacement from the saved PC on function return.
7221          The caller may have placed an "unimp" insn immediately after the call
7222          so we have to account for it.  This insn is used in the 32-bit ABI
7223          when calling a function that returns a non zero-sized structure. The
7224          64-bit ABI doesn't have it.  Be careful to have this test be the same
7225          as that used on the call.  */
7226      if (! TARGET_ARCH64
7227          && current_function_returns_struct
7228          && (TREE_CODE (DECL_SIZE (DECL_RESULT (current_function_decl)))
7229              == INTEGER_CST)
7230          && ! integer_zerop (DECL_SIZE (DECL_RESULT (current_function_decl))))
7231         fputs ("12", file);
7232       else
7233         fputc ('8', file);
7234       return;
7235     case '_':
7236       /* Output the Embedded Medium/Anywhere code model base register.  */
7237       fputs (EMBMEDANY_BASE_REG, file);
7238       return;
7239     case '&':
7240       /* Print some local dynamic TLS name.  */
7241       assemble_name (file, get_some_local_dynamic_name ());
7242       return;
7243
7244     case 'Y':
7245       /* Adjust the operand to take into account a RESTORE operation.  */
7246       if (GET_CODE (x) == CONST_INT)
7247         break;
7248       else if (GET_CODE (x) != REG)
7249         output_operand_lossage ("invalid %%Y operand");
7250       else if (REGNO (x) < 8)
7251         fputs (reg_names[REGNO (x)], file);
7252       else if (REGNO (x) >= 24 && REGNO (x) < 32)
7253         fputs (reg_names[REGNO (x)-16], file);
7254       else
7255         output_operand_lossage ("invalid %%Y operand");
7256       return;
7257     case 'L':
7258       /* Print out the low order register name of a register pair.  */
7259       if (WORDS_BIG_ENDIAN)
7260         fputs (reg_names[REGNO (x)+1], file);
7261       else
7262         fputs (reg_names[REGNO (x)], file);
7263       return;
7264     case 'H':
7265       /* Print out the high order register name of a register pair.  */
7266       if (WORDS_BIG_ENDIAN)
7267         fputs (reg_names[REGNO (x)], file);
7268       else
7269         fputs (reg_names[REGNO (x)+1], file);
7270       return;
7271     case 'R':
7272       /* Print out the second register name of a register pair or quad.
7273          I.e., R (%o0) => %o1.  */
7274       fputs (reg_names[REGNO (x)+1], file);
7275       return;
7276     case 'S':
7277       /* Print out the third register name of a register quad.
7278          I.e., S (%o0) => %o2.  */
7279       fputs (reg_names[REGNO (x)+2], file);
7280       return;
7281     case 'T':
7282       /* Print out the fourth register name of a register quad.
7283          I.e., T (%o0) => %o3.  */
7284       fputs (reg_names[REGNO (x)+3], file);
7285       return;
7286     case 'x':
7287       /* Print a condition code register.  */
7288       if (REGNO (x) == SPARC_ICC_REG)
7289         {
7290           /* We don't handle CC[X]_NOOVmode because they're not supposed
7291              to occur here.  */
7292           if (GET_MODE (x) == CCmode)
7293             fputs ("%icc", file);
7294           else if (GET_MODE (x) == CCXmode)
7295             fputs ("%xcc", file);
7296           else
7297             abort ();
7298         }
7299       else
7300         /* %fccN register */
7301         fputs (reg_names[REGNO (x)], file);
7302       return;
7303     case 'm':
7304       /* Print the operand's address only.  */
7305       output_address (XEXP (x, 0));
7306       return;
7307     case 'r':
7308       /* In this case we need a register.  Use %g0 if the
7309          operand is const0_rtx.  */
7310       if (x == const0_rtx
7311           || (GET_MODE (x) != VOIDmode && x == CONST0_RTX (GET_MODE (x))))
7312         {
7313           fputs ("%g0", file);
7314           return;
7315         }
7316       else
7317         break;
7318
7319     case 'A':
7320       switch (GET_CODE (x))
7321         {
7322         case IOR: fputs ("or", file); break;
7323         case AND: fputs ("and", file); break;
7324         case XOR: fputs ("xor", file); break;
7325         default: output_operand_lossage ("invalid %%A operand");
7326         }
7327       return;
7328
7329     case 'B':
7330       switch (GET_CODE (x))
7331         {
7332         case IOR: fputs ("orn", file); break;
7333         case AND: fputs ("andn", file); break;
7334         case XOR: fputs ("xnor", file); break;
7335         default: output_operand_lossage ("invalid %%B operand");
7336         }
7337       return;
7338
7339       /* These are used by the conditional move instructions.  */
7340     case 'c' :
7341     case 'C':
7342       {
7343         enum rtx_code rc = GET_CODE (x);
7344
7345         if (code == 'c')
7346           {
7347             enum machine_mode mode = GET_MODE (XEXP (x, 0));
7348             if (mode == CCFPmode || mode == CCFPEmode)
7349               rc = reverse_condition_maybe_unordered (GET_CODE (x));
7350             else
7351               rc = reverse_condition (GET_CODE (x));
7352           }
7353         switch (rc)
7354           {
7355           case NE: fputs ("ne", file); break;
7356           case EQ: fputs ("e", file); break;
7357           case GE: fputs ("ge", file); break;
7358           case GT: fputs ("g", file); break;
7359           case LE: fputs ("le", file); break;
7360           case LT: fputs ("l", file); break;
7361           case GEU: fputs ("geu", file); break;
7362           case GTU: fputs ("gu", file); break;
7363           case LEU: fputs ("leu", file); break;
7364           case LTU: fputs ("lu", file); break;
7365           case LTGT: fputs ("lg", file); break;
7366           case UNORDERED: fputs ("u", file); break;
7367           case ORDERED: fputs ("o", file); break;
7368           case UNLT: fputs ("ul", file); break;
7369           case UNLE: fputs ("ule", file); break;
7370           case UNGT: fputs ("ug", file); break;
7371           case UNGE: fputs ("uge", file); break;
7372           case UNEQ: fputs ("ue", file); break;
7373           default: output_operand_lossage (code == 'c'
7374                                            ? "invalid %%c operand"
7375                                            : "invalid %%C operand");
7376           }
7377         return;
7378       }
7379
7380       /* These are used by the movr instruction pattern.  */
7381     case 'd':
7382     case 'D':
7383       {
7384         enum rtx_code rc = (code == 'd'
7385                             ? reverse_condition (GET_CODE (x))
7386                             : GET_CODE (x));
7387         switch (rc)
7388           {
7389           case NE: fputs ("ne", file); break;
7390           case EQ: fputs ("e", file); break;
7391           case GE: fputs ("gez", file); break;
7392           case LT: fputs ("lz", file); break;
7393           case LE: fputs ("lez", file); break;
7394           case GT: fputs ("gz", file); break;
7395           default: output_operand_lossage (code == 'd'
7396                                            ? "invalid %%d operand"
7397                                            : "invalid %%D operand");
7398           }
7399         return;
7400       }
7401
7402     case 'b':
7403       {
7404         /* Print a sign-extended character.  */
7405         int i = trunc_int_for_mode (INTVAL (x), QImode);
7406         fprintf (file, "%d", i);
7407         return;
7408       }
7409
7410     case 'f':
7411       /* Operand must be a MEM; write its address.  */
7412       if (GET_CODE (x) != MEM)
7413         output_operand_lossage ("invalid %%f operand");
7414       output_address (XEXP (x, 0));
7415       return;
7416
7417     case 's':
7418       {
7419         /* Print a sign-extended 32-bit value.  */
7420         HOST_WIDE_INT i;
7421         if (GET_CODE(x) == CONST_INT)
7422           i = INTVAL (x);
7423         else if (GET_CODE(x) == CONST_DOUBLE)
7424           i = CONST_DOUBLE_LOW (x);
7425         else
7426           {
7427             output_operand_lossage ("invalid %%s operand");
7428             return;
7429           }
7430         i = trunc_int_for_mode (i, SImode);
7431         fprintf (file, HOST_WIDE_INT_PRINT_DEC, i);
7432         return;
7433       }
7434
7435     case 0:
7436       /* Do nothing special.  */
7437       break;
7438
7439     default:
7440       /* Undocumented flag.  */
7441       output_operand_lossage ("invalid operand output code");
7442     }
7443
7444   if (GET_CODE (x) == REG)
7445     fputs (reg_names[REGNO (x)], file);
7446   else if (GET_CODE (x) == MEM)
7447     {
7448       fputc ('[', file);
7449         /* Poor Sun assembler doesn't understand absolute addressing.  */
7450       if (CONSTANT_P (XEXP (x, 0)))
7451         fputs ("%g0+", file);
7452       output_address (XEXP (x, 0));
7453       fputc (']', file);
7454     }
7455   else if (GET_CODE (x) == HIGH)
7456     {
7457       fputs ("%hi(", file);
7458       output_addr_const (file, XEXP (x, 0));
7459       fputc (')', file);
7460     }
7461   else if (GET_CODE (x) == LO_SUM)
7462     {
7463       print_operand (file, XEXP (x, 0), 0);
7464       if (TARGET_CM_MEDMID)
7465         fputs ("+%l44(", file);
7466       else
7467         fputs ("+%lo(", file);
7468       output_addr_const (file, XEXP (x, 1));
7469       fputc (')', file);
7470     }
7471   else if (GET_CODE (x) == CONST_DOUBLE
7472            && (GET_MODE (x) == VOIDmode
7473                || GET_MODE_CLASS (GET_MODE (x)) == MODE_INT))
7474     {
7475       if (CONST_DOUBLE_HIGH (x) == 0)
7476         fprintf (file, "%u", (unsigned int) CONST_DOUBLE_LOW (x));
7477       else if (CONST_DOUBLE_HIGH (x) == -1
7478                && CONST_DOUBLE_LOW (x) < 0)
7479         fprintf (file, "%d", (int) CONST_DOUBLE_LOW (x));
7480       else
7481         output_operand_lossage ("long long constant not a valid immediate operand");
7482     }
7483   else if (GET_CODE (x) == CONST_DOUBLE)
7484     output_operand_lossage ("floating point constant not a valid immediate operand");
7485   else { output_addr_const (file, x); }
7486 }
7487 \f
7488 /* Target hook for assembling integer objects.  The sparc version has
7489    special handling for aligned DI-mode objects.  */
7490
7491 static bool
7492 sparc_assemble_integer (rtx x, unsigned int size, int aligned_p)
7493 {
7494   /* ??? We only output .xword's for symbols and only then in environments
7495      where the assembler can handle them.  */
7496   if (aligned_p && size == 8
7497       && (GET_CODE (x) != CONST_INT && GET_CODE (x) != CONST_DOUBLE))
7498     {
7499       if (TARGET_V9)
7500         {
7501           assemble_integer_with_op ("\t.xword\t", x);
7502           return true;
7503         }
7504       else
7505         {
7506           assemble_aligned_integer (4, const0_rtx);
7507           assemble_aligned_integer (4, x);
7508           return true;
7509         }
7510     }
7511   return default_assemble_integer (x, size, aligned_p);
7512 }
7513 \f
7514 /* Return the value of a code used in the .proc pseudo-op that says
7515    what kind of result this function returns.  For non-C types, we pick
7516    the closest C type.  */
7517
7518 #ifndef SHORT_TYPE_SIZE
7519 #define SHORT_TYPE_SIZE (BITS_PER_UNIT * 2)
7520 #endif
7521
7522 #ifndef INT_TYPE_SIZE
7523 #define INT_TYPE_SIZE BITS_PER_WORD
7524 #endif
7525
7526 #ifndef LONG_TYPE_SIZE
7527 #define LONG_TYPE_SIZE BITS_PER_WORD
7528 #endif
7529
7530 #ifndef LONG_LONG_TYPE_SIZE
7531 #define LONG_LONG_TYPE_SIZE (BITS_PER_WORD * 2)
7532 #endif
7533
7534 #ifndef FLOAT_TYPE_SIZE
7535 #define FLOAT_TYPE_SIZE BITS_PER_WORD
7536 #endif
7537
7538 #ifndef DOUBLE_TYPE_SIZE
7539 #define DOUBLE_TYPE_SIZE (BITS_PER_WORD * 2)
7540 #endif
7541
7542 #ifndef LONG_DOUBLE_TYPE_SIZE
7543 #define LONG_DOUBLE_TYPE_SIZE (BITS_PER_WORD * 2)
7544 #endif
7545
7546 unsigned long
7547 sparc_type_code (register tree type)
7548 {
7549   register unsigned long qualifiers = 0;
7550   register unsigned shift;
7551
7552   /* Only the first 30 bits of the qualifier are valid.  We must refrain from
7553      setting more, since some assemblers will give an error for this.  Also,
7554      we must be careful to avoid shifts of 32 bits or more to avoid getting
7555      unpredictable results.  */
7556
7557   for (shift = 6; shift < 30; shift += 2, type = TREE_TYPE (type))
7558     {
7559       switch (TREE_CODE (type))
7560         {
7561         case ERROR_MARK:
7562           return qualifiers;
7563
7564         case ARRAY_TYPE:
7565           qualifiers |= (3 << shift);
7566           break;
7567
7568         case FUNCTION_TYPE:
7569         case METHOD_TYPE:
7570           qualifiers |= (2 << shift);
7571           break;
7572
7573         case POINTER_TYPE:
7574         case REFERENCE_TYPE:
7575         case OFFSET_TYPE:
7576           qualifiers |= (1 << shift);
7577           break;
7578
7579         case RECORD_TYPE:
7580           return (qualifiers | 8);
7581
7582         case UNION_TYPE:
7583         case QUAL_UNION_TYPE:
7584           return (qualifiers | 9);
7585
7586         case ENUMERAL_TYPE:
7587           return (qualifiers | 10);
7588
7589         case VOID_TYPE:
7590           return (qualifiers | 16);
7591
7592         case INTEGER_TYPE:
7593           /* If this is a range type, consider it to be the underlying
7594              type.  */
7595           if (TREE_TYPE (type) != 0)
7596             break;
7597
7598           /* Carefully distinguish all the standard types of C,
7599              without messing up if the language is not C.  We do this by
7600              testing TYPE_PRECISION and TYPE_UNSIGNED.  The old code used to
7601              look at both the names and the above fields, but that's redundant.
7602              Any type whose size is between two C types will be considered
7603              to be the wider of the two types.  Also, we do not have a
7604              special code to use for "long long", so anything wider than
7605              long is treated the same.  Note that we can't distinguish
7606              between "int" and "long" in this code if they are the same
7607              size, but that's fine, since neither can the assembler.  */
7608
7609           if (TYPE_PRECISION (type) <= CHAR_TYPE_SIZE)
7610             return (qualifiers | (TYPE_UNSIGNED (type) ? 12 : 2));
7611
7612           else if (TYPE_PRECISION (type) <= SHORT_TYPE_SIZE)
7613             return (qualifiers | (TYPE_UNSIGNED (type) ? 13 : 3));
7614
7615           else if (TYPE_PRECISION (type) <= INT_TYPE_SIZE)
7616             return (qualifiers | (TYPE_UNSIGNED (type) ? 14 : 4));
7617
7618           else
7619             return (qualifiers | (TYPE_UNSIGNED (type) ? 15 : 5));
7620
7621         case REAL_TYPE:
7622           /* If this is a range type, consider it to be the underlying
7623              type.  */
7624           if (TREE_TYPE (type) != 0)
7625             break;
7626
7627           /* Carefully distinguish all the standard types of C,
7628              without messing up if the language is not C.  */
7629
7630           if (TYPE_PRECISION (type) == FLOAT_TYPE_SIZE)
7631             return (qualifiers | 6);
7632
7633           else
7634             return (qualifiers | 7);
7635
7636         case COMPLEX_TYPE:      /* GNU Fortran COMPLEX type.  */
7637           /* ??? We need to distinguish between double and float complex types,
7638              but I don't know how yet because I can't reach this code from
7639              existing front-ends.  */
7640           return (qualifiers | 7);      /* Who knows? */
7641
7642         case VECTOR_TYPE:
7643         case CHAR_TYPE:         /* GNU Pascal CHAR type.  Not used in C.  */
7644         case BOOLEAN_TYPE:      /* GNU Fortran BOOLEAN type.  */
7645         case FILE_TYPE:         /* GNU Pascal FILE type.  */
7646         case SET_TYPE:          /* GNU Pascal SET type.  */
7647         case LANG_TYPE:         /* ? */
7648           return qualifiers;
7649
7650         default:
7651           abort ();             /* Not a type! */
7652         }
7653     }
7654
7655   return qualifiers;
7656 }
7657 \f
7658 /* Nested function support.  */
7659
7660 /* Emit RTL insns to initialize the variable parts of a trampoline.
7661    FNADDR is an RTX for the address of the function's pure code.
7662    CXT is an RTX for the static chain value for the function.
7663
7664    This takes 16 insns: 2 shifts & 2 ands (to split up addresses), 4 sethi
7665    (to load in opcodes), 4 iors (to merge address and opcodes), and 4 writes
7666    (to store insns).  This is a bit excessive.  Perhaps a different
7667    mechanism would be better here.
7668
7669    Emit enough FLUSH insns to synchronize the data and instruction caches.  */
7670
7671 void
7672 sparc_initialize_trampoline (rtx tramp, rtx fnaddr, rtx cxt)
7673 {
7674   /* SPARC 32-bit trampoline:
7675
7676         sethi   %hi(fn), %g1
7677         sethi   %hi(static), %g2
7678         jmp     %g1+%lo(fn)
7679         or      %g2, %lo(static), %g2
7680
7681     SETHI i,r  = 00rr rrr1 00ii iiii iiii iiii iiii iiii
7682     JMPL r+i,d = 10dd ddd1 1100 0rrr rr1i iiii iiii iiii
7683    */
7684
7685   emit_move_insn
7686     (gen_rtx_MEM (SImode, plus_constant (tramp, 0)),
7687      expand_binop (SImode, ior_optab,
7688                    expand_shift (RSHIFT_EXPR, SImode, fnaddr,
7689                                  size_int (10), 0, 1),
7690                    GEN_INT (trunc_int_for_mode (0x03000000, SImode)),
7691                    NULL_RTX, 1, OPTAB_DIRECT));
7692
7693   emit_move_insn
7694     (gen_rtx_MEM (SImode, plus_constant (tramp, 4)),
7695      expand_binop (SImode, ior_optab,
7696                    expand_shift (RSHIFT_EXPR, SImode, cxt,
7697                                  size_int (10), 0, 1),
7698                    GEN_INT (trunc_int_for_mode (0x05000000, SImode)),
7699                    NULL_RTX, 1, OPTAB_DIRECT));
7700
7701   emit_move_insn
7702     (gen_rtx_MEM (SImode, plus_constant (tramp, 8)),
7703      expand_binop (SImode, ior_optab,
7704                    expand_and (SImode, fnaddr, GEN_INT (0x3ff), NULL_RTX),
7705                    GEN_INT (trunc_int_for_mode (0x81c06000, SImode)),
7706                    NULL_RTX, 1, OPTAB_DIRECT));
7707
7708   emit_move_insn
7709     (gen_rtx_MEM (SImode, plus_constant (tramp, 12)),
7710      expand_binop (SImode, ior_optab,
7711                    expand_and (SImode, cxt, GEN_INT (0x3ff), NULL_RTX),
7712                    GEN_INT (trunc_int_for_mode (0x8410a000, SImode)),
7713                    NULL_RTX, 1, OPTAB_DIRECT));
7714
7715   /* On UltraSPARC a flush flushes an entire cache line.  The trampoline is
7716      aligned on a 16 byte boundary so one flush clears it all.  */
7717   emit_insn (gen_flush (validize_mem (gen_rtx_MEM (SImode, tramp))));
7718   if (sparc_cpu != PROCESSOR_ULTRASPARC
7719       && sparc_cpu != PROCESSOR_ULTRASPARC3)
7720     emit_insn (gen_flush (validize_mem (gen_rtx_MEM (SImode,
7721                                                      plus_constant (tramp, 8)))));
7722
7723   /* Call __enable_execute_stack after writing onto the stack to make sure
7724      the stack address is accessible.  */
7725 #ifdef ENABLE_EXECUTE_STACK
7726   emit_library_call (gen_rtx_SYMBOL_REF (Pmode, "__enable_execute_stack"),
7727                      LCT_NORMAL, VOIDmode, 1, tramp, Pmode);
7728 #endif
7729
7730 }
7731
7732 /* The 64-bit version is simpler because it makes more sense to load the
7733    values as "immediate" data out of the trampoline.  It's also easier since
7734    we can read the PC without clobbering a register.  */
7735
7736 void
7737 sparc64_initialize_trampoline (rtx tramp, rtx fnaddr, rtx cxt)
7738 {
7739   /* SPARC 64-bit trampoline:
7740
7741         rd      %pc, %g1
7742         ldx     [%g1+24], %g5
7743         jmp     %g5
7744         ldx     [%g1+16], %g5
7745         +16 bytes data
7746    */
7747
7748   emit_move_insn (gen_rtx_MEM (SImode, tramp),
7749                   GEN_INT (trunc_int_for_mode (0x83414000, SImode)));
7750   emit_move_insn (gen_rtx_MEM (SImode, plus_constant (tramp, 4)),
7751                   GEN_INT (trunc_int_for_mode (0xca586018, SImode)));
7752   emit_move_insn (gen_rtx_MEM (SImode, plus_constant (tramp, 8)),
7753                   GEN_INT (trunc_int_for_mode (0x81c14000, SImode)));
7754   emit_move_insn (gen_rtx_MEM (SImode, plus_constant (tramp, 12)),
7755                   GEN_INT (trunc_int_for_mode (0xca586010, SImode)));
7756   emit_move_insn (gen_rtx_MEM (DImode, plus_constant (tramp, 16)), cxt);
7757   emit_move_insn (gen_rtx_MEM (DImode, plus_constant (tramp, 24)), fnaddr);
7758   emit_insn (gen_flushdi (validize_mem (gen_rtx_MEM (DImode, tramp))));
7759
7760   if (sparc_cpu != PROCESSOR_ULTRASPARC
7761       && sparc_cpu != PROCESSOR_ULTRASPARC3)
7762     emit_insn (gen_flushdi (validize_mem (gen_rtx_MEM (DImode, plus_constant (tramp, 8)))));
7763
7764   /* Call __enable_execute_stack after writing onto the stack to make sure
7765      the stack address is accessible.  */
7766 #ifdef ENABLE_EXECUTE_STACK
7767   emit_library_call (gen_rtx_SYMBOL_REF (Pmode, "__enable_execute_stack"),
7768                      LCT_NORMAL, VOIDmode, 1, tramp, Pmode);
7769 #endif
7770 }
7771 \f
7772 /* Adjust the cost of a scheduling dependency.  Return the new cost of
7773    a dependency LINK or INSN on DEP_INSN.  COST is the current cost.  */
7774
7775 static int
7776 supersparc_adjust_cost (rtx insn, rtx link, rtx dep_insn, int cost)
7777 {
7778   enum attr_type insn_type;
7779
7780   if (! recog_memoized (insn))
7781     return 0;
7782
7783   insn_type = get_attr_type (insn);
7784
7785   if (REG_NOTE_KIND (link) == 0)
7786     {
7787       /* Data dependency; DEP_INSN writes a register that INSN reads some
7788          cycles later.  */
7789
7790       /* if a load, then the dependence must be on the memory address;
7791          add an extra "cycle".  Note that the cost could be two cycles
7792          if the reg was written late in an instruction group; we ca not tell
7793          here.  */
7794       if (insn_type == TYPE_LOAD || insn_type == TYPE_FPLOAD)
7795         return cost + 3;
7796
7797       /* Get the delay only if the address of the store is the dependence.  */
7798       if (insn_type == TYPE_STORE || insn_type == TYPE_FPSTORE)
7799         {
7800           rtx pat = PATTERN(insn);
7801           rtx dep_pat = PATTERN (dep_insn);
7802
7803           if (GET_CODE (pat) != SET || GET_CODE (dep_pat) != SET)
7804             return cost;  /* This should not happen!  */
7805
7806           /* The dependency between the two instructions was on the data that
7807              is being stored.  Assume that this implies that the address of the
7808              store is not dependent.  */
7809           if (rtx_equal_p (SET_DEST (dep_pat), SET_SRC (pat)))
7810             return cost;
7811
7812           return cost + 3;  /* An approximation.  */
7813         }
7814
7815       /* A shift instruction cannot receive its data from an instruction
7816          in the same cycle; add a one cycle penalty.  */
7817       if (insn_type == TYPE_SHIFT)
7818         return cost + 3;   /* Split before cascade into shift.  */
7819     }
7820   else
7821     {
7822       /* Anti- or output- dependency; DEP_INSN reads/writes a register that
7823          INSN writes some cycles later.  */
7824
7825       /* These are only significant for the fpu unit; writing a fp reg before
7826          the fpu has finished with it stalls the processor.  */
7827
7828       /* Reusing an integer register causes no problems.  */
7829       if (insn_type == TYPE_IALU || insn_type == TYPE_SHIFT)
7830         return 0;
7831     }
7832
7833   return cost;
7834 }
7835
7836 static int
7837 hypersparc_adjust_cost (rtx insn, rtx link, rtx dep_insn, int cost)
7838 {
7839   enum attr_type insn_type, dep_type;
7840   rtx pat = PATTERN(insn);
7841   rtx dep_pat = PATTERN (dep_insn);
7842
7843   if (recog_memoized (insn) < 0 || recog_memoized (dep_insn) < 0)
7844     return cost;
7845
7846   insn_type = get_attr_type (insn);
7847   dep_type = get_attr_type (dep_insn);
7848
7849   switch (REG_NOTE_KIND (link))
7850     {
7851     case 0:
7852       /* Data dependency; DEP_INSN writes a register that INSN reads some
7853          cycles later.  */
7854
7855       switch (insn_type)
7856         {
7857         case TYPE_STORE:
7858         case TYPE_FPSTORE:
7859           /* Get the delay iff the address of the store is the dependence.  */
7860           if (GET_CODE (pat) != SET || GET_CODE (dep_pat) != SET)
7861             return cost;
7862
7863           if (rtx_equal_p (SET_DEST (dep_pat), SET_SRC (pat)))
7864             return cost;
7865           return cost + 3;
7866
7867         case TYPE_LOAD:
7868         case TYPE_SLOAD:
7869         case TYPE_FPLOAD:
7870           /* If a load, then the dependence must be on the memory address.  If
7871              the addresses aren't equal, then it might be a false dependency */
7872           if (dep_type == TYPE_STORE || dep_type == TYPE_FPSTORE)
7873             {
7874               if (GET_CODE (pat) != SET || GET_CODE (dep_pat) != SET
7875                   || GET_CODE (SET_DEST (dep_pat)) != MEM
7876                   || GET_CODE (SET_SRC (pat)) != MEM
7877                   || ! rtx_equal_p (XEXP (SET_DEST (dep_pat), 0),
7878                                     XEXP (SET_SRC (pat), 0)))
7879                 return cost + 2;
7880
7881               return cost + 8;
7882             }
7883           break;
7884
7885         case TYPE_BRANCH:
7886           /* Compare to branch latency is 0.  There is no benefit from
7887              separating compare and branch.  */
7888           if (dep_type == TYPE_COMPARE)
7889             return 0;
7890           /* Floating point compare to branch latency is less than
7891              compare to conditional move.  */
7892           if (dep_type == TYPE_FPCMP)
7893             return cost - 1;
7894           break;
7895         default:
7896           break;
7897         }
7898         break;
7899
7900     case REG_DEP_ANTI:
7901       /* Anti-dependencies only penalize the fpu unit.  */
7902       if (insn_type == TYPE_IALU || insn_type == TYPE_SHIFT)
7903         return 0;
7904       break;
7905
7906     default:
7907       break;
7908     }
7909
7910   return cost;
7911 }
7912
7913 static int
7914 sparc_adjust_cost(rtx insn, rtx link, rtx dep, int cost)
7915 {
7916   switch (sparc_cpu)
7917     {
7918     case PROCESSOR_SUPERSPARC:
7919       cost = supersparc_adjust_cost (insn, link, dep, cost);
7920       break;
7921     case PROCESSOR_HYPERSPARC:
7922     case PROCESSOR_SPARCLITE86X:
7923       cost = hypersparc_adjust_cost (insn, link, dep, cost);
7924       break;
7925     default:
7926       break;
7927     }
7928   return cost;
7929 }
7930
7931 static void
7932 sparc_sched_init (FILE *dump ATTRIBUTE_UNUSED,
7933                   int sched_verbose ATTRIBUTE_UNUSED,
7934                   int max_ready ATTRIBUTE_UNUSED)
7935 {
7936 }
7937
7938 static int
7939 sparc_use_sched_lookahead (void)
7940 {
7941   if (sparc_cpu == PROCESSOR_ULTRASPARC
7942       || sparc_cpu == PROCESSOR_ULTRASPARC3)
7943     return 4;
7944   if ((1 << sparc_cpu) &
7945       ((1 << PROCESSOR_SUPERSPARC) | (1 << PROCESSOR_HYPERSPARC) |
7946        (1 << PROCESSOR_SPARCLITE86X)))
7947     return 3;
7948   return 0;
7949 }
7950
7951 static int
7952 sparc_issue_rate (void)
7953 {
7954   switch (sparc_cpu)
7955     {
7956     default:
7957       return 1;
7958     case PROCESSOR_V9:
7959       /* Assume V9 processors are capable of at least dual-issue.  */
7960       return 2;
7961     case PROCESSOR_SUPERSPARC:
7962       return 3;
7963     case PROCESSOR_HYPERSPARC:
7964     case PROCESSOR_SPARCLITE86X:
7965       return 2;
7966     case PROCESSOR_ULTRASPARC:
7967     case PROCESSOR_ULTRASPARC3:
7968       return 4;
7969     }
7970 }
7971
7972 static int
7973 set_extends (rtx insn)
7974 {
7975   register rtx pat = PATTERN (insn);
7976
7977   switch (GET_CODE (SET_SRC (pat)))
7978     {
7979       /* Load and some shift instructions zero extend.  */
7980     case MEM:
7981     case ZERO_EXTEND:
7982       /* sethi clears the high bits */
7983     case HIGH:
7984       /* LO_SUM is used with sethi.  sethi cleared the high
7985          bits and the values used with lo_sum are positive */
7986     case LO_SUM:
7987       /* Store flag stores 0 or 1 */
7988     case LT: case LTU:
7989     case GT: case GTU:
7990     case LE: case LEU:
7991     case GE: case GEU:
7992     case EQ:
7993     case NE:
7994       return 1;
7995     case AND:
7996       {
7997         rtx op0 = XEXP (SET_SRC (pat), 0);
7998         rtx op1 = XEXP (SET_SRC (pat), 1);
7999         if (GET_CODE (op1) == CONST_INT)
8000           return INTVAL (op1) >= 0;
8001         if (GET_CODE (op0) != REG)
8002           return 0;
8003         if (sparc_check_64 (op0, insn) == 1)
8004           return 1;
8005         return (GET_CODE (op1) == REG && sparc_check_64 (op1, insn) == 1);
8006       }
8007     case IOR:
8008     case XOR:
8009       {
8010         rtx op0 = XEXP (SET_SRC (pat), 0);
8011         rtx op1 = XEXP (SET_SRC (pat), 1);
8012         if (GET_CODE (op0) != REG || sparc_check_64 (op0, insn) <= 0)
8013           return 0;
8014         if (GET_CODE (op1) == CONST_INT)
8015           return INTVAL (op1) >= 0;
8016         return (GET_CODE (op1) == REG && sparc_check_64 (op1, insn) == 1);
8017       }
8018     case LSHIFTRT:
8019       return GET_MODE (SET_SRC (pat)) == SImode;
8020       /* Positive integers leave the high bits zero.  */
8021     case CONST_DOUBLE:
8022       return ! (CONST_DOUBLE_LOW (SET_SRC (pat)) & 0x80000000);
8023     case CONST_INT:
8024       return ! (INTVAL (SET_SRC (pat)) & 0x80000000);
8025     case ASHIFTRT:
8026     case SIGN_EXTEND:
8027       return - (GET_MODE (SET_SRC (pat)) == SImode);
8028     case REG:
8029       return sparc_check_64 (SET_SRC (pat), insn);
8030     default:
8031       return 0;
8032     }
8033 }
8034
8035 /* We _ought_ to have only one kind per function, but...  */
8036 static GTY(()) rtx sparc_addr_diff_list;
8037 static GTY(()) rtx sparc_addr_list;
8038
8039 void
8040 sparc_defer_case_vector (rtx lab, rtx vec, int diff)
8041 {
8042   vec = gen_rtx_EXPR_LIST (VOIDmode, lab, vec);
8043   if (diff)
8044     sparc_addr_diff_list
8045       = gen_rtx_EXPR_LIST (VOIDmode, vec, sparc_addr_diff_list);
8046   else
8047     sparc_addr_list = gen_rtx_EXPR_LIST (VOIDmode, vec, sparc_addr_list);
8048 }
8049
8050 static void
8051 sparc_output_addr_vec (rtx vec)
8052 {
8053   rtx lab = XEXP (vec, 0), body = XEXP (vec, 1);
8054   int idx, vlen = XVECLEN (body, 0);
8055
8056 #ifdef ASM_OUTPUT_ADDR_VEC_START
8057   ASM_OUTPUT_ADDR_VEC_START (asm_out_file);
8058 #endif
8059
8060 #ifdef ASM_OUTPUT_CASE_LABEL
8061   ASM_OUTPUT_CASE_LABEL (asm_out_file, "L", CODE_LABEL_NUMBER (lab),
8062                          NEXT_INSN (lab));
8063 #else
8064   (*targetm.asm_out.internal_label) (asm_out_file, "L", CODE_LABEL_NUMBER (lab));
8065 #endif
8066
8067   for (idx = 0; idx < vlen; idx++)
8068     {
8069       ASM_OUTPUT_ADDR_VEC_ELT
8070         (asm_out_file, CODE_LABEL_NUMBER (XEXP (XVECEXP (body, 0, idx), 0)));
8071     }
8072
8073 #ifdef ASM_OUTPUT_ADDR_VEC_END
8074   ASM_OUTPUT_ADDR_VEC_END (asm_out_file);
8075 #endif
8076 }
8077
8078 static void
8079 sparc_output_addr_diff_vec (rtx vec)
8080 {
8081   rtx lab = XEXP (vec, 0), body = XEXP (vec, 1);
8082   rtx base = XEXP (XEXP (body, 0), 0);
8083   int idx, vlen = XVECLEN (body, 1);
8084
8085 #ifdef ASM_OUTPUT_ADDR_VEC_START
8086   ASM_OUTPUT_ADDR_VEC_START (asm_out_file);
8087 #endif
8088
8089 #ifdef ASM_OUTPUT_CASE_LABEL
8090   ASM_OUTPUT_CASE_LABEL (asm_out_file, "L", CODE_LABEL_NUMBER (lab),
8091                          NEXT_INSN (lab));
8092 #else
8093   (*targetm.asm_out.internal_label) (asm_out_file, "L", CODE_LABEL_NUMBER (lab));
8094 #endif
8095
8096   for (idx = 0; idx < vlen; idx++)
8097     {
8098       ASM_OUTPUT_ADDR_DIFF_ELT
8099         (asm_out_file,
8100          body,
8101          CODE_LABEL_NUMBER (XEXP (XVECEXP (body, 1, idx), 0)),
8102          CODE_LABEL_NUMBER (base));
8103     }
8104
8105 #ifdef ASM_OUTPUT_ADDR_VEC_END
8106   ASM_OUTPUT_ADDR_VEC_END (asm_out_file);
8107 #endif
8108 }
8109
8110 static void
8111 sparc_output_deferred_case_vectors (void)
8112 {
8113   rtx t;
8114   int align;
8115
8116   if (sparc_addr_list == NULL_RTX
8117       && sparc_addr_diff_list == NULL_RTX)
8118     return;
8119
8120   /* Align to cache line in the function's code section.  */
8121   function_section (current_function_decl);
8122
8123   align = floor_log2 (FUNCTION_BOUNDARY / BITS_PER_UNIT);
8124   if (align > 0)
8125     ASM_OUTPUT_ALIGN (asm_out_file, align);
8126
8127   for (t = sparc_addr_list; t ; t = XEXP (t, 1))
8128     sparc_output_addr_vec (XEXP (t, 0));
8129   for (t = sparc_addr_diff_list; t ; t = XEXP (t, 1))
8130     sparc_output_addr_diff_vec (XEXP (t, 0));
8131
8132   sparc_addr_list = sparc_addr_diff_list = NULL_RTX;
8133 }
8134
8135 /* Return 0 if the high 32 bits of X (the low word of X, if DImode) are
8136    unknown.  Return 1 if the high bits are zero, -1 if the register is
8137    sign extended.  */
8138 int
8139 sparc_check_64 (rtx x, rtx insn)
8140 {
8141   /* If a register is set only once it is safe to ignore insns this
8142      code does not know how to handle.  The loop will either recognize
8143      the single set and return the correct value or fail to recognize
8144      it and return 0.  */
8145   int set_once = 0;
8146   rtx y = x;
8147
8148   if (GET_CODE (x) != REG)
8149     abort ();
8150
8151   if (GET_MODE (x) == DImode)
8152     y = gen_rtx_REG (SImode, REGNO (x) + WORDS_BIG_ENDIAN);
8153
8154   if (flag_expensive_optimizations
8155       && REG_N_SETS (REGNO (y)) == 1)
8156     set_once = 1;
8157
8158   if (insn == 0)
8159     {
8160       if (set_once)
8161         insn = get_last_insn_anywhere ();
8162       else
8163         return 0;
8164     }
8165
8166   while ((insn = PREV_INSN (insn)))
8167     {
8168       switch (GET_CODE (insn))
8169         {
8170         case JUMP_INSN:
8171         case NOTE:
8172           break;
8173         case CODE_LABEL:
8174         case CALL_INSN:
8175         default:
8176           if (! set_once)
8177             return 0;
8178           break;
8179         case INSN:
8180           {
8181             rtx pat = PATTERN (insn);
8182             if (GET_CODE (pat) != SET)
8183               return 0;
8184             if (rtx_equal_p (x, SET_DEST (pat)))
8185               return set_extends (insn);
8186             if (y && rtx_equal_p (y, SET_DEST (pat)))
8187               return set_extends (insn);
8188             if (reg_overlap_mentioned_p (SET_DEST (pat), y))
8189               return 0;
8190           }
8191         }
8192     }
8193   return 0;
8194 }
8195
8196 /* Returns assembly code to perform a DImode shift using
8197    a 64-bit global or out register on SPARC-V8+.  */
8198 const char *
8199 output_v8plus_shift (rtx *operands, rtx insn, const char *opcode)
8200 {
8201   static char asm_code[60];
8202
8203   /* The scratch register is only required when the destination
8204      register is not a 64-bit global or out register.  */
8205   if (which_alternative != 2)
8206     operands[3] = operands[0];
8207
8208   /* We can only shift by constants <= 63. */
8209   if (GET_CODE (operands[2]) == CONST_INT)
8210     operands[2] = GEN_INT (INTVAL (operands[2]) & 0x3f);
8211
8212   if (GET_CODE (operands[1]) == CONST_INT)
8213     {
8214       output_asm_insn ("mov\t%1, %3", operands);
8215     }
8216   else
8217     {
8218       output_asm_insn ("sllx\t%H1, 32, %3", operands);
8219       if (sparc_check_64 (operands[1], insn) <= 0)
8220         output_asm_insn ("srl\t%L1, 0, %L1", operands);
8221       output_asm_insn ("or\t%L1, %3, %3", operands);
8222     }
8223
8224   strcpy(asm_code, opcode);
8225
8226   if (which_alternative != 2)
8227     return strcat (asm_code, "\t%0, %2, %L0\n\tsrlx\t%L0, 32, %H0");
8228   else
8229     return strcat (asm_code, "\t%3, %2, %3\n\tsrlx\t%3, 32, %H0\n\tmov\t%3, %L0");
8230 }
8231 \f
8232 /* Output rtl to increment the profiler label LABELNO
8233    for profiling a function entry.  */
8234
8235 void
8236 sparc_profile_hook (int labelno)
8237 {
8238   char buf[32];
8239   rtx lab, fun;
8240
8241   ASM_GENERATE_INTERNAL_LABEL (buf, "LP", labelno);
8242   lab = gen_rtx_SYMBOL_REF (Pmode, ggc_strdup (buf));
8243   fun = gen_rtx_SYMBOL_REF (Pmode, MCOUNT_FUNCTION);
8244
8245   emit_library_call (fun, LCT_NORMAL, VOIDmode, 1, lab, Pmode);
8246 }
8247 \f
8248 #ifdef OBJECT_FORMAT_ELF
8249 static void
8250 sparc_elf_asm_named_section (const char *name, unsigned int flags,
8251                              tree decl)
8252 {
8253   if (flags & SECTION_MERGE)
8254     {
8255       /* entsize cannot be expressed in this section attributes
8256          encoding style.  */
8257       default_elf_asm_named_section (name, flags, decl);
8258       return;
8259     }
8260
8261   fprintf (asm_out_file, "\t.section\t\"%s\"", name);
8262
8263   if (!(flags & SECTION_DEBUG))
8264     fputs (",#alloc", asm_out_file);
8265   if (flags & SECTION_WRITE)
8266     fputs (",#write", asm_out_file);
8267   if (flags & SECTION_TLS)
8268     fputs (",#tls", asm_out_file);
8269   if (flags & SECTION_CODE)
8270     fputs (",#execinstr", asm_out_file);
8271
8272   /* ??? Handle SECTION_BSS.  */
8273
8274   fputc ('\n', asm_out_file);
8275 }
8276 #endif /* OBJECT_FORMAT_ELF */
8277
8278 /* We do not allow indirect calls to be optimized into sibling calls.
8279
8280    We cannot use sibling calls when delayed branches are disabled
8281    because they will likely require the call delay slot to be filled.
8282
8283    Also, on SPARC 32-bit we cannot emit a sibling call when the
8284    current function returns a structure.  This is because the "unimp
8285    after call" convention would cause the callee to return to the
8286    wrong place.  The generic code already disallows cases where the
8287    function being called returns a structure.
8288
8289    It may seem strange how this last case could occur.  Usually there
8290    is code after the call which jumps to epilogue code which dumps the
8291    return value into the struct return area.  That ought to invalidate
8292    the sibling call right?  Well, in the C++ case we can end up passing
8293    the pointer to the struct return area to a constructor (which returns
8294    void) and then nothing else happens.  Such a sibling call would look
8295    valid without the added check here.  */
8296 static bool
8297 sparc_function_ok_for_sibcall (tree decl, tree exp ATTRIBUTE_UNUSED)
8298 {
8299   return (decl
8300           && flag_delayed_branch
8301           && (TARGET_ARCH64 || ! current_function_returns_struct));
8302 }
8303 \f
8304 /* libfunc renaming.  */
8305 #include "config/gofast.h"
8306
8307 static void
8308 sparc_init_libfuncs (void)
8309 {
8310   if (TARGET_ARCH32)
8311     {
8312       /* Use the subroutines that Sun's library provides for integer
8313          multiply and divide.  The `*' prevents an underscore from
8314          being prepended by the compiler. .umul is a little faster
8315          than .mul.  */
8316       set_optab_libfunc (smul_optab, SImode, "*.umul");
8317       set_optab_libfunc (sdiv_optab, SImode, "*.div");
8318       set_optab_libfunc (udiv_optab, SImode, "*.udiv");
8319       set_optab_libfunc (smod_optab, SImode, "*.rem");
8320       set_optab_libfunc (umod_optab, SImode, "*.urem");
8321
8322       /* TFmode arithmetic.  These names are part of the SPARC 32bit ABI.  */
8323       set_optab_libfunc (add_optab, TFmode, "_Q_add");
8324       set_optab_libfunc (sub_optab, TFmode, "_Q_sub");
8325       set_optab_libfunc (neg_optab, TFmode, "_Q_neg");
8326       set_optab_libfunc (smul_optab, TFmode, "_Q_mul");
8327       set_optab_libfunc (sdiv_optab, TFmode, "_Q_div");
8328
8329       /* We can define the TFmode sqrt optab only if TARGET_FPU.  This
8330          is because with soft-float, the SFmode and DFmode sqrt
8331          instructions will be absent, and the compiler will notice and
8332          try to use the TFmode sqrt instruction for calls to the
8333          builtin function sqrt, but this fails.  */
8334       if (TARGET_FPU)
8335         set_optab_libfunc (sqrt_optab, TFmode, "_Q_sqrt");
8336
8337       set_optab_libfunc (eq_optab, TFmode, "_Q_feq");
8338       set_optab_libfunc (ne_optab, TFmode, "_Q_fne");
8339       set_optab_libfunc (gt_optab, TFmode, "_Q_fgt");
8340       set_optab_libfunc (ge_optab, TFmode, "_Q_fge");
8341       set_optab_libfunc (lt_optab, TFmode, "_Q_flt");
8342       set_optab_libfunc (le_optab, TFmode, "_Q_fle");
8343
8344       set_conv_libfunc (sext_optab,   TFmode, SFmode, "_Q_stoq");
8345       set_conv_libfunc (sext_optab,   TFmode, DFmode, "_Q_dtoq");
8346       set_conv_libfunc (trunc_optab,  SFmode, TFmode, "_Q_qtos");
8347       set_conv_libfunc (trunc_optab,  DFmode, TFmode, "_Q_qtod");
8348
8349       set_conv_libfunc (sfix_optab,   SImode, TFmode, "_Q_qtoi");
8350       set_conv_libfunc (ufix_optab,   SImode, TFmode, "_Q_qtou");
8351       set_conv_libfunc (sfloat_optab, TFmode, SImode, "_Q_itoq");
8352
8353       if (DITF_CONVERSION_LIBFUNCS)
8354         {
8355           set_conv_libfunc (sfix_optab,   DImode, TFmode, "_Q_qtoll");
8356           set_conv_libfunc (ufix_optab,   DImode, TFmode, "_Q_qtoull");
8357           set_conv_libfunc (sfloat_optab, TFmode, DImode, "_Q_lltoq");
8358         }
8359
8360       if (SUN_CONVERSION_LIBFUNCS)
8361         {
8362           set_conv_libfunc (sfix_optab, DImode, SFmode, "__ftoll");
8363           set_conv_libfunc (ufix_optab, DImode, SFmode, "__ftoull");
8364           set_conv_libfunc (sfix_optab, DImode, DFmode, "__dtoll");
8365           set_conv_libfunc (ufix_optab, DImode, DFmode, "__dtoull");
8366         }
8367     }
8368   if (TARGET_ARCH64)
8369     {
8370       /* In the SPARC 64bit ABI, SImode multiply and divide functions
8371          do not exist in the library.  Make sure the compiler does not
8372          emit calls to them by accident.  (It should always use the
8373          hardware instructions.)  */
8374       set_optab_libfunc (smul_optab, SImode, 0);
8375       set_optab_libfunc (sdiv_optab, SImode, 0);
8376       set_optab_libfunc (udiv_optab, SImode, 0);
8377       set_optab_libfunc (smod_optab, SImode, 0);
8378       set_optab_libfunc (umod_optab, SImode, 0);
8379
8380       if (SUN_INTEGER_MULTIPLY_64)
8381         {
8382           set_optab_libfunc (smul_optab, DImode, "__mul64");
8383           set_optab_libfunc (sdiv_optab, DImode, "__div64");
8384           set_optab_libfunc (udiv_optab, DImode, "__udiv64");
8385           set_optab_libfunc (smod_optab, DImode, "__rem64");
8386           set_optab_libfunc (umod_optab, DImode, "__urem64");
8387         }
8388
8389       if (SUN_CONVERSION_LIBFUNCS)
8390         {
8391           set_conv_libfunc (sfix_optab, DImode, SFmode, "__ftol");
8392           set_conv_libfunc (ufix_optab, DImode, SFmode, "__ftoul");
8393           set_conv_libfunc (sfix_optab, DImode, DFmode, "__dtol");
8394           set_conv_libfunc (ufix_optab, DImode, DFmode, "__dtoul");
8395         }
8396     }
8397
8398   gofast_maybe_init_libfuncs ();
8399 }
8400 \f
8401 int
8402 sparc_extra_constraint_check (rtx op, int c, int strict)
8403 {
8404   int reload_ok_mem;
8405
8406   if (TARGET_ARCH64
8407       && (c == 'T' || c == 'U'))
8408     return 0;
8409
8410   switch (c)
8411     {
8412     case 'Q':
8413       return fp_sethi_p (op);
8414
8415     case 'R':
8416       return fp_mov_p (op);
8417
8418     case 'S':
8419       return fp_high_losum_p (op);
8420
8421     case 'U':
8422       if (! strict
8423           || (GET_CODE (op) == REG
8424               && (REGNO (op) < FIRST_PSEUDO_REGISTER
8425                   || reg_renumber[REGNO (op)] >= 0)))
8426         return register_ok_for_ldd (op);
8427
8428       return 0;
8429
8430     case 'W':
8431     case 'T':
8432       break;
8433
8434     default:
8435       return 0;
8436     }
8437
8438   /* Our memory extra constraints have to emulate the
8439      behavior of 'm' and 'o' in order for reload to work
8440      correctly.  */
8441   if (GET_CODE (op) == MEM)
8442     {
8443       reload_ok_mem = 0;
8444       if ((TARGET_ARCH64 || mem_min_alignment (op, 8))
8445           && (! strict
8446               || strict_memory_address_p (Pmode, XEXP (op, 0))))
8447         reload_ok_mem = 1;
8448     }
8449   else
8450     {
8451       reload_ok_mem = (reload_in_progress
8452                        && GET_CODE (op) == REG
8453                        && REGNO (op) >= FIRST_PSEUDO_REGISTER
8454                        && reg_renumber [REGNO (op)] < 0);
8455     }
8456
8457   return reload_ok_mem;
8458 }
8459
8460 /* ??? This duplicates information provided to the compiler by the
8461    ??? scheduler description.  Some day, teach genautomata to output
8462    ??? the latencies and then CSE will just use that.  */
8463
8464 static bool
8465 sparc_rtx_costs (rtx x, int code, int outer_code, int *total)
8466 {
8467   enum machine_mode mode = GET_MODE (x);
8468   bool float_mode_p = FLOAT_MODE_P (mode);
8469
8470   switch (code)
8471     {
8472     case CONST_INT:
8473       if (INTVAL (x) < 0x1000 && INTVAL (x) >= -0x1000)
8474         {
8475           *total = 0;
8476           return true;
8477         }
8478       /* FALLTHRU */
8479
8480     case HIGH:
8481       *total = 2;
8482       return true;
8483
8484     case CONST:
8485     case LABEL_REF:
8486     case SYMBOL_REF:
8487       *total = 4;
8488       return true;
8489
8490     case CONST_DOUBLE:
8491       if (GET_MODE (x) == DImode
8492           && ((XINT (x, 3) == 0
8493                && (unsigned HOST_WIDE_INT) XINT (x, 2) < 0x1000)
8494               || (XINT (x, 3) == -1
8495                   && XINT (x, 2) < 0
8496                   && XINT (x, 2) >= -0x1000)))
8497         *total = 0;
8498       else
8499         *total = 8;
8500       return true;
8501
8502     case MEM:
8503       /* If outer-code was a sign or zero extension, a cost
8504          of COSTS_N_INSNS (1) was already added in.  This is
8505          why we are subtracting it back out.  */
8506       if (outer_code == ZERO_EXTEND)
8507         {
8508           *total = sparc_costs->int_zload - COSTS_N_INSNS (1);
8509         }
8510       else if (outer_code == SIGN_EXTEND)
8511         {
8512           *total = sparc_costs->int_sload - COSTS_N_INSNS (1);
8513         }
8514       else if (float_mode_p)
8515         {
8516           *total = sparc_costs->float_load;
8517         }
8518       else
8519         {
8520           *total = sparc_costs->int_load;
8521         }
8522
8523       return true;
8524
8525     case PLUS:
8526     case MINUS:
8527       if (float_mode_p)
8528         *total = sparc_costs->float_plusminus;
8529       else
8530         *total = COSTS_N_INSNS (1);
8531       return false;
8532
8533     case MULT:
8534       if (float_mode_p)
8535         *total = sparc_costs->float_mul;
8536       else if (! TARGET_HARD_MUL)
8537         *total = COSTS_N_INSNS (25);
8538       else
8539         {
8540           int bit_cost;
8541
8542           bit_cost = 0;
8543           if (sparc_costs->int_mul_bit_factor)
8544             {
8545               int nbits;
8546
8547               if (GET_CODE (XEXP (x, 1)) == CONST_INT)
8548                 {
8549                   unsigned HOST_WIDE_INT value = INTVAL (XEXP (x, 1));
8550                   for (nbits = 0; value != 0; value &= value - 1)
8551                     nbits++;
8552                 }
8553               else if (GET_CODE (XEXP (x, 1)) == CONST_DOUBLE
8554                        && GET_MODE (XEXP (x, 1)) == DImode)
8555                 {
8556                   rtx x1 = XEXP (x, 1);
8557                   unsigned HOST_WIDE_INT value1 = XINT (x1, 2);
8558                   unsigned HOST_WIDE_INT value2 = XINT (x1, 3);
8559
8560                   for (nbits = 0; value1 != 0; value1 &= value1 - 1)
8561                     nbits++;
8562                   for (; value2 != 0; value2 &= value2 - 1)
8563                     nbits++;
8564                 }
8565               else
8566                 nbits = 7;
8567
8568               if (nbits < 3)
8569                 nbits = 3;
8570               bit_cost = (nbits - 3) / sparc_costs->int_mul_bit_factor;
8571               bit_cost = COSTS_N_INSNS (bit_cost);
8572             }
8573
8574           if (mode == DImode)
8575             *total = sparc_costs->int_mulX + bit_cost;
8576           else
8577             *total = sparc_costs->int_mul + bit_cost;
8578         }
8579       return false;
8580
8581     case ASHIFT:
8582     case ASHIFTRT:
8583     case LSHIFTRT:
8584       *total = COSTS_N_INSNS (1) + sparc_costs->shift_penalty;
8585       return false;
8586
8587     case DIV:
8588     case UDIV:
8589     case MOD:
8590     case UMOD:
8591       if (float_mode_p)
8592         {
8593           if (mode == DFmode)
8594             *total = sparc_costs->float_div_df;
8595           else
8596             *total = sparc_costs->float_div_sf;
8597         }
8598       else
8599         {
8600           if (mode == DImode)
8601             *total = sparc_costs->int_divX;
8602           else
8603             *total = sparc_costs->int_div;
8604         }
8605       return false;
8606
8607     case NEG:
8608       if (! float_mode_p)
8609         {
8610           *total = COSTS_N_INSNS (1);
8611           return false;
8612         }
8613       /* FALLTHRU */
8614
8615     case ABS:
8616     case FLOAT:
8617     case UNSIGNED_FLOAT:
8618     case FIX:
8619     case UNSIGNED_FIX:
8620     case FLOAT_EXTEND:
8621     case FLOAT_TRUNCATE:
8622       *total = sparc_costs->float_move;
8623       return false;
8624
8625     case SQRT:
8626       if (mode == DFmode)
8627         *total = sparc_costs->float_sqrt_df;
8628       else
8629         *total = sparc_costs->float_sqrt_sf;
8630       return false;
8631
8632     case COMPARE:
8633       if (float_mode_p)
8634         *total = sparc_costs->float_cmp;
8635       else
8636         *total = COSTS_N_INSNS (1);
8637       return false;
8638
8639     case IF_THEN_ELSE:
8640       if (float_mode_p)
8641         *total = sparc_costs->float_cmove;
8642       else
8643         *total = sparc_costs->int_cmove;
8644       return false;
8645
8646     default:
8647       return false;
8648     }
8649 }
8650
8651 /* Emit the sequence of insns SEQ while preserving the register REG.  */
8652
8653 static void
8654 emit_and_preserve (rtx seq, rtx reg)
8655 {
8656   rtx slot = gen_rtx_MEM (word_mode,
8657                           plus_constant (stack_pointer_rtx, SPARC_STACK_BIAS));
8658
8659   emit_stack_pointer_decrement (GEN_INT (STACK_BOUNDARY/BITS_PER_UNIT));
8660   emit_insn (gen_rtx_SET (VOIDmode, slot, reg));
8661   emit_insn (seq);
8662   emit_insn (gen_rtx_SET (VOIDmode, reg, slot));
8663   emit_stack_pointer_increment (GEN_INT (STACK_BOUNDARY/BITS_PER_UNIT));
8664 }
8665
8666 /* Output the assembler code for a thunk function.  THUNK_DECL is the
8667    declaration for the thunk function itself, FUNCTION is the decl for
8668    the target function.  DELTA is an immediate constant offset to be
8669    added to THIS.  If VCALL_OFFSET is nonzero, the word at address
8670    (*THIS + VCALL_OFFSET) should be additionally added to THIS.  */
8671
8672 static void
8673 sparc_output_mi_thunk (FILE *file, tree thunk_fndecl ATTRIBUTE_UNUSED,
8674                        HOST_WIDE_INT delta, HOST_WIDE_INT vcall_offset,
8675                        tree function)
8676 {
8677   rtx this, insn, funexp;
8678   unsigned int int_arg_first;
8679
8680   reload_completed = 1;
8681   epilogue_completed = 1;
8682   no_new_pseudos = 1;
8683   reset_block_changes ();
8684
8685   emit_note (NOTE_INSN_PROLOGUE_END);
8686
8687   if (flag_delayed_branch)
8688     {
8689       /* We will emit a regular sibcall below, so we need to instruct
8690          output_sibcall that we are in a leaf function.  */
8691       sparc_leaf_function_p = current_function_uses_only_leaf_regs = 1;
8692
8693       /* This will cause final.c to invoke leaf_renumber_regs so we
8694          must behave as if we were in a not-yet-leafified function.  */
8695       int_arg_first = SPARC_INCOMING_INT_ARG_FIRST;
8696     }
8697   else
8698     {
8699       /* We will emit the sibcall manually below, so we will need to
8700          manually spill non-leaf registers.  */
8701       sparc_leaf_function_p = current_function_uses_only_leaf_regs = 0;
8702
8703       /* We really are in a leaf function.  */
8704       int_arg_first = SPARC_OUTGOING_INT_ARG_FIRST;
8705     }
8706
8707   /* Find the "this" pointer.  Normally in %o0, but in ARCH64 if the function
8708      returns a structure, the structure return pointer is there instead.  */
8709   if (TARGET_ARCH64 && aggregate_value_p (TREE_TYPE (TREE_TYPE (function)), function))
8710     this = gen_rtx_REG (Pmode, int_arg_first + 1);
8711   else
8712     this = gen_rtx_REG (Pmode, int_arg_first);
8713
8714   /* Add DELTA.  When possible use a plain add, otherwise load it into
8715      a register first.  */
8716   if (delta)
8717     {
8718       rtx delta_rtx = GEN_INT (delta);
8719
8720       if (! SPARC_SIMM13_P (delta))
8721         {
8722           rtx scratch = gen_rtx_REG (Pmode, 1);
8723           emit_move_insn (scratch, delta_rtx);
8724           delta_rtx = scratch;
8725         }
8726
8727       /* THIS += DELTA.  */
8728       emit_insn (gen_add2_insn (this, delta_rtx));
8729     }
8730
8731   /* Add the word at address (*THIS + VCALL_OFFSET).  */
8732   if (vcall_offset)
8733     {
8734       rtx vcall_offset_rtx = GEN_INT (vcall_offset);
8735       rtx scratch = gen_rtx_REG (Pmode, 1);
8736
8737       if (vcall_offset >= 0)
8738         abort ();
8739
8740       /* SCRATCH = *THIS.  */
8741       emit_move_insn (scratch, gen_rtx_MEM (Pmode, this));
8742
8743       /* Prepare for adding VCALL_OFFSET.  The difficulty is that we
8744          may not have any available scratch register at this point.  */
8745       if (SPARC_SIMM13_P (vcall_offset))
8746         ;
8747       /* This is the case if ARCH64 (unless -ffixed-g5 is passed).  */
8748       else if (! fixed_regs[5]
8749                /* The below sequence is made up of at least 2 insns,
8750                   while the default method may need only one.  */
8751                && vcall_offset < -8192)
8752         {
8753           rtx scratch2 = gen_rtx_REG (Pmode, 5);
8754           emit_move_insn (scratch2, vcall_offset_rtx);
8755           vcall_offset_rtx = scratch2;
8756         }
8757       else
8758         {
8759           rtx increment = GEN_INT (-4096);
8760
8761           /* VCALL_OFFSET is a negative number whose typical range can be
8762              estimated as -32768..0 in 32-bit mode.  In almost all cases
8763              it is therefore cheaper to emit multiple add insns than
8764              spilling and loading the constant into a register (at least
8765              6 insns).  */
8766           while (! SPARC_SIMM13_P (vcall_offset))
8767             {
8768               emit_insn (gen_add2_insn (scratch, increment));
8769               vcall_offset += 4096;
8770             }
8771           vcall_offset_rtx = GEN_INT (vcall_offset); /* cannot be 0 */
8772         }
8773
8774       /* SCRATCH = *(*THIS + VCALL_OFFSET).  */
8775       emit_move_insn (scratch, gen_rtx_MEM (Pmode,
8776                                             gen_rtx_PLUS (Pmode,
8777                                                           scratch,
8778                                                           vcall_offset_rtx)));
8779
8780       /* THIS += *(*THIS + VCALL_OFFSET).  */
8781       emit_insn (gen_add2_insn (this, scratch));
8782     }
8783
8784   /* Generate a tail call to the target function.  */
8785   if (! TREE_USED (function))
8786     {
8787       assemble_external (function);
8788       TREE_USED (function) = 1;
8789     }
8790   funexp = XEXP (DECL_RTL (function), 0);
8791
8792   if (flag_delayed_branch)
8793     {
8794       funexp = gen_rtx_MEM (FUNCTION_MODE, funexp);
8795       insn = emit_call_insn (gen_sibcall (funexp));
8796       SIBLING_CALL_P (insn) = 1;
8797     }
8798   else
8799     {
8800       /* The hoops we have to jump through in order to generate a sibcall
8801          without using delay slots...  */
8802       rtx spill_reg, seq, scratch = gen_rtx_REG (Pmode, 1);
8803
8804       if (flag_pic)
8805         {
8806           spill_reg = gen_rtx_REG (word_mode, 15);  /* %o7 */
8807           start_sequence ();
8808           load_pic_register ();  /* clobbers %o7 */
8809           scratch = legitimize_pic_address (funexp, Pmode, scratch);
8810           seq = get_insns ();
8811           end_sequence ();
8812           emit_and_preserve (seq, spill_reg);
8813         }
8814       else if (TARGET_ARCH32)
8815         {
8816           emit_insn (gen_rtx_SET (VOIDmode,
8817                                   scratch,
8818                                   gen_rtx_HIGH (SImode, funexp)));
8819           emit_insn (gen_rtx_SET (VOIDmode,
8820                                   scratch,
8821                                   gen_rtx_LO_SUM (SImode, scratch, funexp)));
8822         }
8823       else  /* TARGET_ARCH64 */
8824         {
8825           switch (sparc_cmodel)
8826             {
8827             case CM_MEDLOW:
8828             case CM_MEDMID:
8829               /* The destination can serve as a temporary.  */
8830               sparc_emit_set_symbolic_const64 (scratch, funexp, scratch);
8831               break;
8832
8833             case CM_MEDANY:
8834             case CM_EMBMEDANY:
8835               /* The destination cannot serve as a temporary.  */
8836               spill_reg = gen_rtx_REG (DImode, 15);  /* %o7 */
8837               start_sequence ();
8838               sparc_emit_set_symbolic_const64 (scratch, funexp, spill_reg);
8839               seq = get_insns ();
8840               end_sequence ();
8841               emit_and_preserve (seq, spill_reg);
8842               break;
8843
8844             default:
8845               abort();
8846             }
8847         }
8848
8849       emit_jump_insn (gen_indirect_jump (scratch));
8850     }
8851
8852   emit_barrier ();
8853
8854   /* Run just enough of rest_of_compilation to get the insns emitted.
8855      There's not really enough bulk here to make other passes such as
8856      instruction scheduling worth while.  Note that use_thunk calls
8857      assemble_start_function and assemble_end_function.  */
8858   insn = get_insns ();
8859   insn_locators_initialize ();
8860   shorten_branches (insn);
8861   final_start_function (insn, file, 1);
8862   final (insn, file, 1, 0);
8863   final_end_function ();
8864
8865   reload_completed = 0;
8866   epilogue_completed = 0;
8867   no_new_pseudos = 0;
8868 }
8869
8870 /* Return true if sparc_output_mi_thunk would be able to output the
8871    assembler code for the thunk function specified by the arguments
8872    it is passed, and false otherwise.  */
8873 static bool
8874 sparc_can_output_mi_thunk (tree thunk_fndecl ATTRIBUTE_UNUSED,
8875                            HOST_WIDE_INT delta ATTRIBUTE_UNUSED,
8876                            HOST_WIDE_INT vcall_offset,
8877                            tree function ATTRIBUTE_UNUSED)
8878 {
8879   /* Bound the loop used in the default method above.  */
8880   return (vcall_offset >= -32768 || ! fixed_regs[5]);
8881 }
8882
8883 /* How to allocate a 'struct machine_function'.  */
8884
8885 static struct machine_function *
8886 sparc_init_machine_status (void)
8887 {
8888   return ggc_alloc_cleared (sizeof (struct machine_function));
8889 }
8890
8891 /* Locate some local-dynamic symbol still in use by this function
8892    so that we can print its name in local-dynamic base patterns.  */
8893
8894 static const char *
8895 get_some_local_dynamic_name (void)
8896 {
8897   rtx insn;
8898
8899   if (cfun->machine->some_ld_name)
8900     return cfun->machine->some_ld_name;
8901
8902   for (insn = get_insns (); insn ; insn = NEXT_INSN (insn))
8903     if (INSN_P (insn)
8904         && for_each_rtx (&PATTERN (insn), get_some_local_dynamic_name_1, 0))
8905       return cfun->machine->some_ld_name;
8906
8907   abort ();
8908 }
8909
8910 static int
8911 get_some_local_dynamic_name_1 (rtx *px, void *data ATTRIBUTE_UNUSED)
8912 {
8913   rtx x = *px;
8914
8915   if (x
8916       && GET_CODE (x) == SYMBOL_REF
8917       && SYMBOL_REF_TLS_MODEL (x) == TLS_MODEL_LOCAL_DYNAMIC)
8918     {
8919       cfun->machine->some_ld_name = XSTR (x, 0);
8920       return 1;
8921     }
8922
8923   return 0;
8924 }
8925
8926 /* This is called from dwarf2out.c via ASM_OUTPUT_DWARF_DTPREL.
8927    We need to emit DTP-relative relocations.  */
8928
8929 void
8930 sparc_output_dwarf_dtprel (FILE *file, int size, rtx x)
8931 {
8932   switch (size)
8933     {
8934     case 4:
8935       fputs ("\t.word\t%r_tls_dtpoff32(", file);
8936       break;
8937     case 8:
8938       fputs ("\t.xword\t%r_tls_dtpoff64(", file);
8939       break;
8940     default:
8941       abort ();
8942     }
8943   output_addr_const (file, x);
8944   fputs (")", file);
8945 }
8946
8947 #include "gt-sparc.h"