OSDN Git Service

PR target/47935
[pf3gnuchains/gcc-fork.git] / gcc / config / rs6000 / predicates.md
1 ;; Predicate definitions for POWER and PowerPC.
2 ;; Copyright (C) 2005, 2006, 2007, 2008, 2009, 2010
3 ;; Free Software Foundation, Inc.
4 ;;
5 ;; This file is part of GCC.
6 ;;
7 ;; GCC is free software; you can redistribute it and/or modify
8 ;; it under the terms of the GNU General Public License as published by
9 ;; the Free Software Foundation; either version 3, or (at your option)
10 ;; any later version.
11 ;;
12 ;; GCC is distributed in the hope that it will be useful,
13 ;; but WITHOUT ANY WARRANTY; without even the implied warranty of
14 ;; MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
15 ;; GNU General Public License for more details.
16 ;;
17 ;; You should have received a copy of the GNU General Public License
18 ;; along with GCC; see the file COPYING3.  If not see
19 ;; <http://www.gnu.org/licenses/>.
20
21 ;; Return 1 for anything except PARALLEL.
22 (define_predicate "any_operand"
23   (match_code "const_int,const_double,const,symbol_ref,label_ref,subreg,reg,mem"))
24
25 ;; Return 1 for any PARALLEL.
26 (define_predicate "any_parallel_operand"
27   (match_code "parallel"))
28
29 ;; Return 1 if op is COUNT register.
30 (define_predicate "count_register_operand"
31   (and (match_code "reg")
32        (match_test "REGNO (op) == CTR_REGNO
33                     || REGNO (op) > LAST_VIRTUAL_REGISTER")))
34   
35 ;; Return 1 if op is an Altivec register.
36 (define_predicate "altivec_register_operand"
37    (and (match_operand 0 "register_operand")
38         (match_test "GET_CODE (op) != REG
39                      || ALTIVEC_REGNO_P (REGNO (op))
40                      || REGNO (op) > LAST_VIRTUAL_REGISTER")))
41
42 ;; Return 1 if op is a VSX register.
43 (define_predicate "vsx_register_operand"
44    (and (match_operand 0 "register_operand")
45         (match_test "GET_CODE (op) != REG
46                      || VSX_REGNO_P (REGNO (op))
47                      || REGNO (op) > LAST_VIRTUAL_REGISTER")))
48
49 ;; Return 1 if op is a vector register that operates on floating point vectors
50 ;; (either altivec or VSX).
51 (define_predicate "vfloat_operand"
52    (and (match_operand 0 "register_operand")
53         (match_test "GET_CODE (op) != REG
54                      || VFLOAT_REGNO_P (REGNO (op))
55                      || REGNO (op) > LAST_VIRTUAL_REGISTER")))
56
57 ;; Return 1 if op is a vector register that operates on integer vectors
58 ;; (only altivec, VSX doesn't support integer vectors)
59 (define_predicate "vint_operand"
60    (and (match_operand 0 "register_operand")
61         (match_test "GET_CODE (op) != REG
62                      || VINT_REGNO_P (REGNO (op))
63                      || REGNO (op) > LAST_VIRTUAL_REGISTER")))
64
65 ;; Return 1 if op is a vector register to do logical operations on (and, or,
66 ;; xor, etc.)
67 (define_predicate "vlogical_operand"
68    (and (match_operand 0 "register_operand")
69         (match_test "GET_CODE (op) != REG
70                      || VLOGICAL_REGNO_P (REGNO (op))
71                      || REGNO (op) > LAST_VIRTUAL_REGISTER")))
72
73 ;; Return 1 if op is the carry register.
74 (define_predicate "ca_operand"
75   (and (match_code "reg")
76        (match_test "CA_REGNO_P (REGNO (op))")))
77
78 ;; Return 1 if op is a signed 5-bit constant integer.
79 (define_predicate "s5bit_cint_operand"
80   (and (match_code "const_int")
81        (match_test "INTVAL (op) >= -16 && INTVAL (op) <= 15")))
82
83 ;; Return 1 if op is a unsigned 5-bit constant integer.
84 (define_predicate "u5bit_cint_operand"
85   (and (match_code "const_int")
86        (match_test "INTVAL (op) >= 0 && INTVAL (op) <= 31")))
87
88 ;; Return 1 if op is a signed 8-bit constant integer.
89 ;; Integer multiplication complete more quickly
90 (define_predicate "s8bit_cint_operand"
91   (and (match_code "const_int")
92        (match_test "INTVAL (op) >= -128 && INTVAL (op) <= 127")))
93
94 ;; Return 1 if op is a constant integer that can fit in a D field.
95 (define_predicate "short_cint_operand"
96   (and (match_code "const_int")
97        (match_test "satisfies_constraint_I (op)")))
98
99 ;; Return 1 if op is a constant integer that can fit in an unsigned D field.
100 (define_predicate "u_short_cint_operand"
101   (and (match_code "const_int")
102        (match_test "satisfies_constraint_K (op)")))
103
104 ;; Return 1 if op is a constant integer that cannot fit in a signed D field.
105 (define_predicate "non_short_cint_operand"
106   (and (match_code "const_int")
107        (match_test "(unsigned HOST_WIDE_INT)
108                     (INTVAL (op) + 0x8000) >= 0x10000")))
109
110 ;; Return 1 if op is a positive constant integer that is an exact power of 2.
111 (define_predicate "exact_log2_cint_operand"
112   (and (match_code "const_int")
113        (match_test "INTVAL (op) > 0 && exact_log2 (INTVAL (op)) >= 0")))
114
115 ;; Return 1 if op is a register that is not special.
116 (define_predicate "gpc_reg_operand"
117    (and (match_operand 0 "register_operand")
118         (match_test "(GET_CODE (op) != REG
119                       || (REGNO (op) >= ARG_POINTER_REGNUM
120                           && !CA_REGNO_P (REGNO (op)))
121                       || REGNO (op) < MQ_REGNO)
122                      && !((TARGET_E500_DOUBLE || TARGET_SPE)
123                           && invalid_e500_subreg (op, mode))")))
124
125 ;; Return 1 if op is a register that is a condition register field.
126 (define_predicate "cc_reg_operand"
127    (and (match_operand 0 "register_operand")
128         (match_test "GET_CODE (op) != REG
129                      || REGNO (op) > LAST_VIRTUAL_REGISTER
130                      || CR_REGNO_P (REGNO (op))")))
131
132 ;; Return 1 if op is a register that is a condition register field not cr0.
133 (define_predicate "cc_reg_not_cr0_operand"
134    (and (match_operand 0 "register_operand")
135         (match_test "GET_CODE (op) != REG
136                      || REGNO (op) > LAST_VIRTUAL_REGISTER
137                      || CR_REGNO_NOT_CR0_P (REGNO (op))")))
138
139 ;; Return 1 if op is a register that is a condition register field and if generating microcode, not cr0.
140 (define_predicate "cc_reg_not_micro_cr0_operand"
141    (and (match_operand 0 "register_operand")
142         (match_test "GET_CODE (op) != REG
143                      || REGNO (op) > LAST_VIRTUAL_REGISTER
144                      || (rs6000_gen_cell_microcode && CR_REGNO_NOT_CR0_P (REGNO (op)))
145                      || (!rs6000_gen_cell_microcode && CR_REGNO_P (REGNO (op)))")))
146
147 ;; Return 1 if op is a constant integer valid for D field
148 ;; or non-special register register.
149 (define_predicate "reg_or_short_operand"
150   (if_then_else (match_code "const_int")
151     (match_operand 0 "short_cint_operand")
152     (match_operand 0 "gpc_reg_operand")))
153
154 ;; Return 1 if op is a constant integer valid whose negation is valid for
155 ;; D field or non-special register register.
156 ;; Do not allow a constant zero because all patterns that call this
157 ;; predicate use "addic r1,r2,-const" to set carry when r2 is greater than
158 ;; or equal to const, which does not work for zero.
159 (define_predicate "reg_or_neg_short_operand"
160   (if_then_else (match_code "const_int")
161     (match_test "satisfies_constraint_P (op)
162                  && INTVAL (op) != 0")
163     (match_operand 0 "gpc_reg_operand")))
164
165 ;; Return 1 if op is a constant integer valid for DS field
166 ;; or non-special register.
167 (define_predicate "reg_or_aligned_short_operand"
168   (if_then_else (match_code "const_int")
169     (and (match_operand 0 "short_cint_operand")
170          (match_test "!(INTVAL (op) & 3)"))
171     (match_operand 0 "gpc_reg_operand")))
172
173 ;; Return 1 if op is a constant integer whose high-order 16 bits are zero
174 ;; or non-special register.
175 (define_predicate "reg_or_u_short_operand"
176   (if_then_else (match_code "const_int")
177     (match_operand 0 "u_short_cint_operand")
178     (match_operand 0 "gpc_reg_operand")))
179
180 ;; Return 1 if op is any constant integer 
181 ;; or non-special register.
182 (define_predicate "reg_or_cint_operand"
183   (ior (match_code "const_int")
184        (match_operand 0 "gpc_reg_operand")))
185
186 ;; Return 1 if op is a constant integer valid for addition
187 ;; or non-special register.
188 (define_predicate "reg_or_add_cint_operand"
189   (if_then_else (match_code "const_int")
190     (match_test "(HOST_BITS_PER_WIDE_INT == 32
191                   && (mode == SImode || INTVAL (op) < 0x7fff8000))
192                  || ((unsigned HOST_WIDE_INT) (INTVAL (op) + 0x80008000)
193                      < (unsigned HOST_WIDE_INT) 0x100000000ll)")
194     (match_operand 0 "gpc_reg_operand")))
195
196 ;; Return 1 if op is a constant integer valid for subtraction
197 ;; or non-special register.
198 (define_predicate "reg_or_sub_cint_operand"
199   (if_then_else (match_code "const_int")
200     (match_test "(HOST_BITS_PER_WIDE_INT == 32
201                   && (mode == SImode || - INTVAL (op) < 0x7fff8000))
202                  || ((unsigned HOST_WIDE_INT) (- INTVAL (op) 
203                                                + (mode == SImode
204                                                   ? 0x80000000 : 0x80008000))
205                      < (unsigned HOST_WIDE_INT) 0x100000000ll)")
206     (match_operand 0 "gpc_reg_operand")))
207
208 ;; Return 1 if op is any 32-bit unsigned constant integer
209 ;; or non-special register.
210 (define_predicate "reg_or_logical_cint_operand"
211   (if_then_else (match_code "const_int")
212     (match_test "(GET_MODE_BITSIZE (mode) > HOST_BITS_PER_WIDE_INT
213                   && INTVAL (op) >= 0)
214                  || ((INTVAL (op) & GET_MODE_MASK (mode)
215                       & (~ (unsigned HOST_WIDE_INT) 0xffffffff)) == 0)")
216     (if_then_else (match_code "const_double")
217       (match_test "GET_MODE_BITSIZE (mode) > HOST_BITS_PER_WIDE_INT
218                    && mode == DImode
219                    && CONST_DOUBLE_HIGH (op) == 0")
220       (match_operand 0 "gpc_reg_operand"))))
221
222 ;; Return 1 if operand is a CONST_DOUBLE that can be set in a register
223 ;; with no more than one instruction per word.
224 (define_predicate "easy_fp_constant"
225   (match_code "const_double")
226 {
227   long k[4];
228   REAL_VALUE_TYPE rv;
229
230   if (GET_MODE (op) != mode
231       || (!SCALAR_FLOAT_MODE_P (mode) && mode != DImode))
232     return 0;
233
234   /* Consider all constants with -msoft-float to be easy.  */
235   if ((TARGET_SOFT_FLOAT || TARGET_E500_SINGLE 
236       || (TARGET_HARD_FLOAT && (TARGET_SINGLE_FLOAT && ! TARGET_DOUBLE_FLOAT)))
237       && mode != DImode)
238     return 1;
239
240   if (DECIMAL_FLOAT_MODE_P (mode))
241     return 0;
242
243   /* If we are using V.4 style PIC, consider all constants to be hard.  */
244   if (flag_pic && DEFAULT_ABI == ABI_V4)
245     return 0;
246
247 #ifdef TARGET_RELOCATABLE
248   /* Similarly if we are using -mrelocatable, consider all constants
249      to be hard.  */
250   if (TARGET_RELOCATABLE)
251     return 0;
252 #endif
253
254   switch (mode)
255     {
256     case TFmode:
257       if (TARGET_E500_DOUBLE)
258         return 0;
259
260       REAL_VALUE_FROM_CONST_DOUBLE (rv, op);
261       REAL_VALUE_TO_TARGET_LONG_DOUBLE (rv, k);
262
263       return (num_insns_constant_wide ((HOST_WIDE_INT) k[0]) == 1
264               && num_insns_constant_wide ((HOST_WIDE_INT) k[1]) == 1
265               && num_insns_constant_wide ((HOST_WIDE_INT) k[2]) == 1
266               && num_insns_constant_wide ((HOST_WIDE_INT) k[3]) == 1);
267
268     case DFmode:
269       /* The constant 0.f is easy under VSX.  */
270       if (op == CONST0_RTX (DFmode) && VECTOR_UNIT_VSX_P (DFmode))
271         return 1;
272
273       /* Force constants to memory before reload to utilize
274          compress_float_constant.
275          Avoid this when flag_unsafe_math_optimizations is enabled
276          because RDIV division to reciprocal optimization is not able
277          to regenerate the division.  */
278       if (TARGET_E500_DOUBLE
279           || (!reload_in_progress && !reload_completed
280               && !flag_unsafe_math_optimizations))
281         return 0;
282
283       REAL_VALUE_FROM_CONST_DOUBLE (rv, op);
284       REAL_VALUE_TO_TARGET_DOUBLE (rv, k);
285
286       return (num_insns_constant_wide ((HOST_WIDE_INT) k[0]) == 1
287               && num_insns_constant_wide ((HOST_WIDE_INT) k[1]) == 1);
288
289     case SFmode:
290       /* The constant 0.f is easy.  */
291       if (op == CONST0_RTX (SFmode))
292         return 1;
293
294       /* Force constants to memory before reload to utilize
295          compress_float_constant.
296          Avoid this when flag_unsafe_math_optimizations is enabled
297          because RDIV division to reciprocal optimization is not able
298          to regenerate the division.  */
299       if (!reload_in_progress && !reload_completed
300           && !flag_unsafe_math_optimizations)
301         return 0;
302
303       REAL_VALUE_FROM_CONST_DOUBLE (rv, op);
304       REAL_VALUE_TO_TARGET_SINGLE (rv, k[0]);
305
306       return num_insns_constant_wide (k[0]) == 1;
307
308   case DImode:
309     return ((TARGET_POWERPC64
310              && GET_CODE (op) == CONST_DOUBLE && CONST_DOUBLE_LOW (op) == 0)
311             || (num_insns_constant (op, DImode) <= 2));
312
313   case SImode:
314     return 1;
315
316   default:
317     gcc_unreachable ();
318   }
319 })
320
321 ;; Return 1 if the operand is a CONST_VECTOR and can be loaded into a
322 ;; vector register without using memory.
323 (define_predicate "easy_vector_constant"
324   (match_code "const_vector")
325 {
326   /* As the paired vectors are actually FPRs it seems that there is
327      no easy way to load a CONST_VECTOR without using memory.  */
328   if (TARGET_PAIRED_FLOAT)
329     return false;
330
331   if (VECTOR_MEM_ALTIVEC_OR_VSX_P (mode))
332     {
333       if (zero_constant (op, mode))
334         return true;
335
336       return easy_altivec_constant (op, mode);
337     }
338
339   if (SPE_VECTOR_MODE (mode))
340     {
341       int cst, cst2;
342       if (zero_constant (op, mode))
343         return true;
344       if (GET_MODE_CLASS (mode) != MODE_VECTOR_INT)
345         return false;
346
347       /* Limit SPE vectors to 15 bits signed.  These we can generate with:
348            li r0, CONSTANT1
349            evmergelo r0, r0, r0
350            li r0, CONSTANT2
351
352          I don't know how efficient it would be to allow bigger constants,
353          considering we'll have an extra 'ori' for every 'li'.  I doubt 5
354          instructions is better than a 64-bit memory load, but I don't
355          have the e500 timing specs.  */
356       if (mode == V2SImode)
357         {
358           cst  = INTVAL (CONST_VECTOR_ELT (op, 0));
359           cst2 = INTVAL (CONST_VECTOR_ELT (op, 1));
360           return cst  >= -0x7fff && cst <= 0x7fff
361                  && cst2 >= -0x7fff && cst2 <= 0x7fff;
362         }
363     }
364
365   return false;
366 })
367
368 ;; Same as easy_vector_constant but only for EASY_VECTOR_15_ADD_SELF.
369 (define_predicate "easy_vector_constant_add_self"
370   (and (match_code "const_vector")
371        (and (match_test "TARGET_ALTIVEC")
372             (match_test "easy_altivec_constant (op, mode)")))
373 {
374   HOST_WIDE_INT val = const_vector_elt_as_int (op, GET_MODE_NUNITS (mode) - 1);
375   val = ((val & 0xff) ^ 0x80) - 0x80;
376   return EASY_VECTOR_15_ADD_SELF (val);
377 })
378
379 ;; Same as easy_vector_constant but only for EASY_VECTOR_MSB.
380 (define_predicate "easy_vector_constant_msb"
381   (and (match_code "const_vector")
382        (and (match_test "TARGET_ALTIVEC")
383             (match_test "easy_altivec_constant (op, mode)")))
384 {
385   HOST_WIDE_INT val = const_vector_elt_as_int (op, GET_MODE_NUNITS (mode) - 1);
386   return EASY_VECTOR_MSB (val, GET_MODE_INNER (mode));
387 })
388
389 ;; Return 1 if operand is constant zero (scalars and vectors).
390 (define_predicate "zero_constant"
391   (and (match_code "const_int,const_double,const_vector")
392        (match_test "op == CONST0_RTX (mode)")))
393
394 ;; Return 1 if operand is 0.0.
395 ;; or non-special register register field no cr0
396 (define_predicate "zero_fp_constant"
397   (and (match_code "const_double")
398        (match_test "SCALAR_FLOAT_MODE_P (mode)
399                     && op == CONST0_RTX (mode)")))
400
401 ;; Return 1 if the operand is in volatile memory.  Note that during the
402 ;; RTL generation phase, memory_operand does not return TRUE for volatile
403 ;; memory references.  So this function allows us to recognize volatile
404 ;; references where it's safe.
405 (define_predicate "volatile_mem_operand"
406   (and (and (match_code "mem")
407             (match_test "MEM_VOLATILE_P (op)"))
408        (if_then_else (match_test "reload_completed")
409          (match_operand 0 "memory_operand")
410          (if_then_else (match_test "reload_in_progress")
411            (match_test "strict_memory_address_p (mode, XEXP (op, 0))")
412            (match_test "memory_address_p (mode, XEXP (op, 0))")))))
413
414 ;; Return 1 if the operand is an offsettable memory operand.
415 (define_predicate "offsettable_mem_operand"
416   (and (match_operand 0 "memory_operand")
417        (match_test "offsettable_nonstrict_memref_p (op)")))
418
419 ;; Return 1 if the operand is a memory operand with an address divisible by 4
420 (define_predicate "word_offset_memref_operand"
421   (match_operand 0 "memory_operand")
422 {
423   /* Address inside MEM.  */
424   op = XEXP (op, 0);
425
426   /* Extract address from auto-inc/dec.  */
427   if (GET_CODE (op) == PRE_INC
428       || GET_CODE (op) == PRE_DEC)
429     op = XEXP (op, 0);
430   else if (GET_CODE (op) == PRE_MODIFY)
431     op = XEXP (op, 1);
432
433   return (GET_CODE (op) != PLUS
434           || ! REG_P (XEXP (op, 0))
435           || GET_CODE (XEXP (op, 1)) != CONST_INT
436           || INTVAL (XEXP (op, 1)) % 4 == 0);
437 })
438
439 ;; Return 1 if the operand is an indexed or indirect memory operand.
440 (define_predicate "indexed_or_indirect_operand"
441   (match_code "mem")
442 {
443   op = XEXP (op, 0);
444   if (VECTOR_MEM_ALTIVEC_P (mode)
445       && GET_CODE (op) == AND
446       && GET_CODE (XEXP (op, 1)) == CONST_INT
447       && INTVAL (XEXP (op, 1)) == -16)
448     op = XEXP (op, 0);
449
450   return indexed_or_indirect_address (op, mode);
451 })
452
453 ;; Return 1 if the operand is an indexed or indirect memory operand with an
454 ;; AND -16 in it, used to recognize when we need to switch to Altivec loads
455 ;; to realign loops instead of VSX (altivec silently ignores the bottom bits,
456 ;; while VSX uses the full address and traps)
457 (define_predicate "altivec_indexed_or_indirect_operand"
458   (match_code "mem")
459 {
460   op = XEXP (op, 0);
461   if (VECTOR_MEM_ALTIVEC_OR_VSX_P (mode)
462       && GET_CODE (op) == AND
463       && GET_CODE (XEXP (op, 1)) == CONST_INT
464       && INTVAL (XEXP (op, 1)) == -16)
465     return indexed_or_indirect_address (XEXP (op, 0), mode);
466
467   return 0;
468 })
469
470 ;; Return 1 if the operand is an indexed or indirect address.
471 (define_special_predicate "indexed_or_indirect_address"
472   (and (match_test "REG_P (op)
473                     || (GET_CODE (op) == PLUS
474                         /* Omit testing REG_P (XEXP (op, 0)).  */
475                         && REG_P (XEXP (op, 1)))")
476        (match_operand 0 "address_operand")))
477
478 ;; Used for the destination of the fix_truncdfsi2 expander.
479 ;; If stfiwx will be used, the result goes to memory; otherwise,
480 ;; we're going to emit a store and a load of a subreg, so the dest is a
481 ;; register.
482 (define_predicate "fix_trunc_dest_operand"
483   (if_then_else (match_test "! TARGET_E500_DOUBLE && TARGET_PPC_GFXOPT")
484    (match_operand 0 "memory_operand")
485    (match_operand 0 "gpc_reg_operand")))
486
487 ;; Return 1 if the operand is either a non-special register or can be used
488 ;; as the operand of a `mode' add insn.
489 (define_predicate "add_operand"
490   (if_then_else (match_code "const_int")
491     (match_test "satisfies_constraint_I (op)
492                  || satisfies_constraint_L (op)")
493     (match_operand 0 "gpc_reg_operand")))
494
495 ;; Return 1 if OP is a constant but not a valid add_operand.
496 (define_predicate "non_add_cint_operand"
497   (and (match_code "const_int")
498        (match_test "!satisfies_constraint_I (op)
499                     && !satisfies_constraint_L (op)")))
500
501 ;; Return 1 if the operand is a constant that can be used as the operand
502 ;; of an OR or XOR.
503 (define_predicate "logical_const_operand"
504   (match_code "const_int,const_double")
505 {
506   HOST_WIDE_INT opl, oph;
507
508   if (GET_CODE (op) == CONST_INT)
509     {
510       opl = INTVAL (op) & GET_MODE_MASK (mode);
511
512       if (HOST_BITS_PER_WIDE_INT <= 32
513           && GET_MODE_BITSIZE (mode) > HOST_BITS_PER_WIDE_INT && opl < 0)
514         return 0;
515     }
516   else if (GET_CODE (op) == CONST_DOUBLE)
517     {
518       gcc_assert (GET_MODE_BITSIZE (mode) > HOST_BITS_PER_WIDE_INT);
519
520       opl = CONST_DOUBLE_LOW (op);
521       oph = CONST_DOUBLE_HIGH (op);
522       if (oph != 0)
523         return 0;
524     }
525   else
526     return 0;
527
528   return ((opl & ~ (unsigned HOST_WIDE_INT) 0xffff) == 0
529           || (opl & ~ (unsigned HOST_WIDE_INT) 0xffff0000) == 0);
530 })
531
532 ;; Return 1 if the operand is a non-special register or a constant that
533 ;; can be used as the operand of an OR or XOR.
534 (define_predicate "logical_operand"
535   (ior (match_operand 0 "gpc_reg_operand")
536        (match_operand 0 "logical_const_operand")))
537
538 ;; Return 1 if op is a constant that is not a logical operand, but could
539 ;; be split into one.
540 (define_predicate "non_logical_cint_operand"
541   (and (match_code "const_int,const_double")
542        (and (not (match_operand 0 "logical_operand"))
543             (match_operand 0 "reg_or_logical_cint_operand"))))
544
545 ;; Return 1 if op is a constant that can be encoded in a 32-bit mask,
546 ;; suitable for use with rlwinm (no more than two 1->0 or 0->1
547 ;; transitions).  Reject all ones and all zeros, since these should have
548 ;; been optimized away and confuse the making of MB and ME.
549 (define_predicate "mask_operand"
550   (match_code "const_int")
551 {
552   HOST_WIDE_INT c, lsb;
553
554   c = INTVAL (op);
555
556   if (TARGET_POWERPC64)
557     {
558       /* Fail if the mask is not 32-bit.  */
559       if (mode == DImode && (c & ~(unsigned HOST_WIDE_INT) 0xffffffff) != 0)
560         return 0;
561
562       /* Fail if the mask wraps around because the upper 32-bits of the
563          mask will all be 1s, contrary to GCC's internal view.  */
564       if ((c & 0x80000001) == 0x80000001)
565         return 0;
566     }
567
568   /* We don't change the number of transitions by inverting,
569      so make sure we start with the LS bit zero.  */
570   if (c & 1)
571     c = ~c;
572
573   /* Reject all zeros or all ones.  */
574   if (c == 0)
575     return 0;
576
577   /* Find the first transition.  */
578   lsb = c & -c;
579
580   /* Invert to look for a second transition.  */
581   c = ~c;
582
583   /* Erase first transition.  */
584   c &= -lsb;
585
586   /* Find the second transition (if any).  */
587   lsb = c & -c;
588
589   /* Match if all the bits above are 1's (or c is zero).  */
590   return c == -lsb;
591 })
592
593 ;; Return 1 for the PowerPC64 rlwinm corner case.
594 (define_predicate "mask_operand_wrap"
595   (match_code "const_int")
596 {
597   HOST_WIDE_INT c, lsb;
598
599   c = INTVAL (op);
600
601   if ((c & 0x80000001) != 0x80000001)
602     return 0;
603
604   c = ~c;
605   if (c == 0)
606     return 0;
607
608   lsb = c & -c;
609   c = ~c;
610   c &= -lsb;
611   lsb = c & -c;
612   return c == -lsb;
613 })
614
615 ;; Return 1 if the operand is a constant that is a PowerPC64 mask
616 ;; suitable for use with rldicl or rldicr (no more than one 1->0 or 0->1
617 ;; transition).  Reject all zeros, since zero should have been
618 ;; optimized away and confuses the making of MB and ME.
619 (define_predicate "mask64_operand"
620   (match_code "const_int")
621 {
622   HOST_WIDE_INT c, lsb;
623
624   c = INTVAL (op);
625
626   /* Reject all zeros.  */
627   if (c == 0)
628     return 0;
629
630   /* We don't change the number of transitions by inverting,
631      so make sure we start with the LS bit zero.  */
632   if (c & 1)
633     c = ~c;
634
635   /* Find the first transition.  */
636   lsb = c & -c;
637
638   /* Match if all the bits above are 1's (or c is zero).  */
639   return c == -lsb;
640 })
641
642 ;; Like mask64_operand, but allow up to three transitions.  This
643 ;; predicate is used by insn patterns that generate two rldicl or
644 ;; rldicr machine insns.
645 (define_predicate "mask64_2_operand"
646   (match_code "const_int")
647 {
648   HOST_WIDE_INT c, lsb;
649
650   c = INTVAL (op);
651
652   /* Disallow all zeros.  */
653   if (c == 0)
654     return 0;
655
656   /* We don't change the number of transitions by inverting,
657      so make sure we start with the LS bit zero.  */
658   if (c & 1)
659     c = ~c;
660
661   /* Find the first transition.  */
662   lsb = c & -c;
663
664   /* Invert to look for a second transition.  */
665   c = ~c;
666
667   /* Erase first transition.  */
668   c &= -lsb;
669
670   /* Find the second transition.  */
671   lsb = c & -c;
672
673   /* Invert to look for a third transition.  */
674   c = ~c;
675
676   /* Erase second transition.  */
677   c &= -lsb;
678
679   /* Find the third transition (if any).  */
680   lsb = c & -c;
681
682   /* Match if all the bits above are 1's (or c is zero).  */
683   return c == -lsb;
684 })
685
686 ;; Like and_operand, but also match constants that can be implemented
687 ;; with two rldicl or rldicr insns.
688 (define_predicate "and64_2_operand"
689   (ior (match_operand 0 "mask64_2_operand")
690        (if_then_else (match_test "fixed_regs[CR0_REGNO]")
691          (match_operand 0 "gpc_reg_operand")
692          (match_operand 0 "logical_operand"))))
693
694 ;; Return 1 if the operand is either a non-special register or a
695 ;; constant that can be used as the operand of a logical AND.
696 (define_predicate "and_operand"
697   (ior (match_operand 0 "mask_operand")
698        (ior (and (match_test "TARGET_POWERPC64 && mode == DImode")
699                  (match_operand 0 "mask64_operand"))
700             (if_then_else (match_test "fixed_regs[CR0_REGNO]")
701               (match_operand 0 "gpc_reg_operand")
702               (match_operand 0 "logical_operand")))))
703
704 ;; Return 1 if the operand is either a logical operand or a short cint operand.
705 (define_predicate "scc_eq_operand"
706   (ior (match_operand 0 "logical_operand")
707        (match_operand 0 "short_cint_operand")))
708
709 ;; Return 1 if the operand is a general non-special register or memory operand.
710 (define_predicate "reg_or_mem_operand"
711      (ior (match_operand 0 "memory_operand")
712           (ior (and (match_code "mem")
713                     (match_test "macho_lo_sum_memory_operand (op, mode)"))
714                (ior (match_operand 0 "volatile_mem_operand")
715                     (match_operand 0 "gpc_reg_operand")))))
716
717 ;; Return 1 if the operand is either an easy FP constant or memory or reg.
718 (define_predicate "reg_or_none500mem_operand"
719   (if_then_else (match_code "mem")
720      (and (match_test "!TARGET_E500_DOUBLE")
721           (ior (match_operand 0 "memory_operand")
722                (ior (match_test "macho_lo_sum_memory_operand (op, mode)")
723                     (match_operand 0 "volatile_mem_operand"))))
724      (match_operand 0 "gpc_reg_operand")))
725
726 ;; Return 1 if the operand is CONST_DOUBLE 0, register or memory operand.
727 (define_predicate "zero_reg_mem_operand"
728   (ior (match_operand 0 "zero_fp_constant")
729        (match_operand 0 "reg_or_mem_operand")))
730
731 ;; Return 1 if the operand is a general register or memory operand without
732 ;; pre_inc or pre_dec or pre_modify, which produces invalid form of PowerPC
733 ;; lwa instruction.
734 (define_predicate "lwa_operand"
735   (match_code "reg,subreg,mem")
736 {
737   rtx inner, addr, offset;
738
739   inner = op;
740   if (reload_completed && GET_CODE (inner) == SUBREG)
741     inner = SUBREG_REG (inner);
742
743   if (gpc_reg_operand (inner, mode))
744     return true;
745   if (!memory_operand (inner, mode))
746     return false;
747   addr = XEXP (inner, 0);
748   if (GET_CODE (addr) == PRE_INC
749       || GET_CODE (addr) == PRE_DEC
750       || (GET_CODE (addr) == PRE_MODIFY
751           && !legitimate_indexed_address_p (XEXP (addr, 1), 0)))
752     return false;
753   if (GET_CODE (addr) == LO_SUM
754       && GET_CODE (XEXP (addr, 0)) == REG
755       && GET_CODE (XEXP (addr, 1)) == CONST)
756     addr = XEXP (XEXP (addr, 1), 0);
757   if (GET_CODE (addr) != PLUS)
758     return true;
759   offset = XEXP (addr, 1);
760   if (GET_CODE (offset) != CONST_INT)
761     return true;
762   return INTVAL (offset) % 4 == 0;
763 })
764
765 ;; Return 1 if the operand, used inside a MEM, is a SYMBOL_REF.
766 (define_predicate "symbol_ref_operand"
767   (and (match_code "symbol_ref")
768        (match_test "(mode == VOIDmode || GET_MODE (op) == mode)
769                     && (DEFAULT_ABI != ABI_AIX || SYMBOL_REF_FUNCTION_P (op))")))
770
771 ;; Return 1 if op is an operand that can be loaded via the GOT.
772 ;; or non-special register register field no cr0
773 (define_predicate "got_operand"
774   (match_code "symbol_ref,const,label_ref"))
775
776 ;; Return 1 if op is a simple reference that can be loaded via the GOT,
777 ;; excluding labels involving addition.
778 (define_predicate "got_no_const_operand"
779   (match_code "symbol_ref,label_ref"))
780
781 ;; Return 1 if op is a SYMBOL_REF for a TLS symbol.
782 (define_predicate "rs6000_tls_symbol_ref"
783   (and (match_code "symbol_ref")
784        (match_test "RS6000_SYMBOL_REF_TLS_P (op)")))
785
786 ;; Return 1 if the operand, used inside a MEM, is a valid first argument
787 ;; to CALL.  This is a SYMBOL_REF, a pseudo-register, LR or CTR.
788 (define_predicate "call_operand"
789   (if_then_else (match_code "reg")
790      (match_test "REGNO (op) == LR_REGNO
791                   || REGNO (op) == CTR_REGNO
792                   || REGNO (op) >= FIRST_PSEUDO_REGISTER")
793      (match_code "symbol_ref")))
794
795 ;; Return 1 if the operand is a SYMBOL_REF for a function known to be in
796 ;; this file.
797 (define_predicate "current_file_function_operand"
798   (and (match_code "symbol_ref")
799        (match_test "(DEFAULT_ABI != ABI_AIX || SYMBOL_REF_FUNCTION_P (op))
800                     && ((SYMBOL_REF_LOCAL_P (op)
801                          && (DEFAULT_ABI != ABI_AIX
802                              || !SYMBOL_REF_EXTERNAL_P (op)))
803                         || (op == XEXP (DECL_RTL (current_function_decl),
804                                                   0)))")))
805
806 ;; Return 1 if this operand is a valid input for a move insn.
807 (define_predicate "input_operand"
808   (match_code "label_ref,symbol_ref,const,high,reg,subreg,mem,
809                const_double,const_vector,const_int,plus")
810 {
811   /* Memory is always valid.  */
812   if (memory_operand (op, mode))
813     return 1;
814
815   /* For floating-point, easy constants are valid.  */
816   if (SCALAR_FLOAT_MODE_P (mode)
817       && CONSTANT_P (op)
818       && easy_fp_constant (op, mode))
819     return 1;
820
821   /* Allow any integer constant.  */
822   if (GET_MODE_CLASS (mode) == MODE_INT
823       && (GET_CODE (op) == CONST_INT
824           || GET_CODE (op) == CONST_DOUBLE))
825     return 1;
826
827   /* Allow easy vector constants.  */
828   if (GET_CODE (op) == CONST_VECTOR
829       && easy_vector_constant (op, mode))
830     return 1;
831
832   /* Do not allow invalid E500 subregs.  */
833   if ((TARGET_E500_DOUBLE || TARGET_SPE)
834       && GET_CODE (op) == SUBREG
835       && invalid_e500_subreg (op, mode))
836     return 0;
837
838   /* For floating-point or multi-word mode, the only remaining valid type
839      is a register.  */
840   if (SCALAR_FLOAT_MODE_P (mode)
841       || GET_MODE_SIZE (mode) > UNITS_PER_WORD)
842     return register_operand (op, mode);
843
844   /* The only cases left are integral modes one word or smaller (we
845      do not get called for MODE_CC values).  These can be in any
846      register.  */
847   if (register_operand (op, mode))
848     return 1;
849
850   /* A SYMBOL_REF referring to the TOC is valid.  */
851   if (legitimate_constant_pool_address_p (op, false))
852     return 1;
853
854   /* A constant pool expression (relative to the TOC) is valid */
855   if (toc_relative_expr_p (op))
856     return 1;
857
858   /* V.4 allows SYMBOL_REFs and CONSTs that are in the small data region
859      to be valid.  */
860   if (DEFAULT_ABI == ABI_V4
861       && (GET_CODE (op) == SYMBOL_REF || GET_CODE (op) == CONST)
862       && small_data_operand (op, Pmode))
863     return 1;
864
865   return 0;
866 })
867
868 ;; Return true if OP is an invalid SUBREG operation on the e500.
869 (define_predicate "rs6000_nonimmediate_operand"
870   (match_code "reg,subreg,mem")
871 {
872   if ((TARGET_E500_DOUBLE || TARGET_SPE)
873       && GET_CODE (op) == SUBREG
874       && invalid_e500_subreg (op, mode))
875     return 0;
876
877   return nonimmediate_operand (op, mode);
878 })
879
880 ;; Return true if operand is boolean operator.
881 (define_predicate "boolean_operator"
882   (match_code "and,ior,xor"))
883
884 ;; Return true if operand is OR-form of boolean operator.
885 (define_predicate "boolean_or_operator"
886   (match_code "ior,xor"))
887
888 ;; Return true if operand is an equality operator.
889 (define_special_predicate "equality_operator"
890   (match_code "eq,ne"))
891
892 ;; Return true if operand is MIN or MAX operator.
893 (define_predicate "min_max_operator"
894   (match_code "smin,smax,umin,umax"))
895
896 ;; Return 1 if OP is a comparison operation that is valid for a branch
897 ;; instruction.  We check the opcode against the mode of the CC value.
898 ;; validate_condition_mode is an assertion.
899 (define_predicate "branch_comparison_operator"
900    (and (match_operand 0 "comparison_operator")
901         (and (match_test "GET_MODE_CLASS (GET_MODE (XEXP (op, 0))) == MODE_CC")
902              (match_test "validate_condition_mode (GET_CODE (op),
903                                                    GET_MODE (XEXP (op, 0))),
904                           1"))))
905
906 (define_predicate "rs6000_cbranch_operator"
907   (if_then_else (match_test "TARGET_HARD_FLOAT && !TARGET_FPRS")
908                 (match_operand 0 "ordered_comparison_operator")
909                 (match_operand 0 "comparison_operator")))
910
911 ;; Return 1 if OP is a comparison operation that is valid for an SCC insn --
912 ;; it must be a positive comparison.
913 (define_predicate "scc_comparison_operator"
914   (and (match_operand 0 "branch_comparison_operator")
915        (match_code "eq,lt,gt,ltu,gtu,unordered")))
916
917 ;; Return 1 if OP is a comparison operation whose inverse would be valid for
918 ;; an SCC insn.
919 (define_predicate "scc_rev_comparison_operator"
920   (and (match_operand 0 "branch_comparison_operator")
921        (match_code "ne,le,ge,leu,geu,ordered")))
922
923 ;; Return 1 if OP is a comparison operation that is valid for a branch
924 ;; insn, which is true if the corresponding bit in the CC register is set.
925 (define_predicate "branch_positive_comparison_operator"
926   (and (match_operand 0 "branch_comparison_operator")
927        (match_code "eq,lt,gt,ltu,gtu,unordered")))
928
929 ;; Return 1 if OP is a load multiple operation, known to be a PARALLEL.
930 (define_predicate "load_multiple_operation"
931   (match_code "parallel")
932 {
933   int count = XVECLEN (op, 0);
934   unsigned int dest_regno;
935   rtx src_addr;
936   int i;
937
938   /* Perform a quick check so we don't blow up below.  */
939   if (count <= 1
940       || GET_CODE (XVECEXP (op, 0, 0)) != SET
941       || GET_CODE (SET_DEST (XVECEXP (op, 0, 0))) != REG
942       || GET_CODE (SET_SRC (XVECEXP (op, 0, 0))) != MEM)
943     return 0;
944
945   dest_regno = REGNO (SET_DEST (XVECEXP (op, 0, 0)));
946   src_addr = XEXP (SET_SRC (XVECEXP (op, 0, 0)), 0);
947
948   for (i = 1; i < count; i++)
949     {
950       rtx elt = XVECEXP (op, 0, i);
951
952       if (GET_CODE (elt) != SET
953           || GET_CODE (SET_DEST (elt)) != REG
954           || GET_MODE (SET_DEST (elt)) != SImode
955           || REGNO (SET_DEST (elt)) != dest_regno + i
956           || GET_CODE (SET_SRC (elt)) != MEM
957           || GET_MODE (SET_SRC (elt)) != SImode
958           || GET_CODE (XEXP (SET_SRC (elt), 0)) != PLUS
959           || ! rtx_equal_p (XEXP (XEXP (SET_SRC (elt), 0), 0), src_addr)
960           || GET_CODE (XEXP (XEXP (SET_SRC (elt), 0), 1)) != CONST_INT
961           || INTVAL (XEXP (XEXP (SET_SRC (elt), 0), 1)) != i * 4)
962         return 0;
963     }
964
965   return 1;
966 })
967
968 ;; Return 1 if OP is a store multiple operation, known to be a PARALLEL.
969 ;; The second vector element is a CLOBBER.
970 (define_predicate "store_multiple_operation"
971   (match_code "parallel")
972 {
973   int count = XVECLEN (op, 0) - 1;
974   unsigned int src_regno;
975   rtx dest_addr;
976   int i;
977
978   /* Perform a quick check so we don't blow up below.  */
979   if (count <= 1
980       || GET_CODE (XVECEXP (op, 0, 0)) != SET
981       || GET_CODE (SET_DEST (XVECEXP (op, 0, 0))) != MEM
982       || GET_CODE (SET_SRC (XVECEXP (op, 0, 0))) != REG)
983     return 0;
984
985   src_regno = REGNO (SET_SRC (XVECEXP (op, 0, 0)));
986   dest_addr = XEXP (SET_DEST (XVECEXP (op, 0, 0)), 0);
987
988   for (i = 1; i < count; i++)
989     {
990       rtx elt = XVECEXP (op, 0, i + 1);
991
992       if (GET_CODE (elt) != SET
993           || GET_CODE (SET_SRC (elt)) != REG
994           || GET_MODE (SET_SRC (elt)) != SImode
995           || REGNO (SET_SRC (elt)) != src_regno + i
996           || GET_CODE (SET_DEST (elt)) != MEM
997           || GET_MODE (SET_DEST (elt)) != SImode
998           || GET_CODE (XEXP (SET_DEST (elt), 0)) != PLUS
999           || ! rtx_equal_p (XEXP (XEXP (SET_DEST (elt), 0), 0), dest_addr)
1000           || GET_CODE (XEXP (XEXP (SET_DEST (elt), 0), 1)) != CONST_INT
1001           || INTVAL (XEXP (XEXP (SET_DEST (elt), 0), 1)) != i * 4)
1002         return 0;
1003     }
1004
1005   return 1;
1006 })
1007
1008 ;; Return 1 if OP is valid for a save_world call in prologue, known to be
1009 ;; a PARLLEL.
1010 (define_predicate "save_world_operation"
1011   (match_code "parallel")
1012 {
1013   int index;
1014   int i;
1015   rtx elt;
1016   int count = XVECLEN (op, 0);
1017
1018   if (count != 54)
1019     return 0;
1020
1021   index = 0;
1022   if (GET_CODE (XVECEXP (op, 0, index++)) != CLOBBER
1023       || GET_CODE (XVECEXP (op, 0, index++)) != USE)
1024     return 0;
1025
1026   for (i=1; i <= 18; i++)
1027     {
1028       elt = XVECEXP (op, 0, index++);
1029       if (GET_CODE (elt) != SET
1030           || GET_CODE (SET_DEST (elt)) != MEM
1031           || ! memory_operand (SET_DEST (elt), DFmode)
1032           || GET_CODE (SET_SRC (elt)) != REG
1033           || GET_MODE (SET_SRC (elt)) != DFmode)
1034         return 0;
1035     }
1036
1037   for (i=1; i <= 12; i++)
1038     {
1039       elt = XVECEXP (op, 0, index++);
1040       if (GET_CODE (elt) != SET
1041           || GET_CODE (SET_DEST (elt)) != MEM
1042           || GET_CODE (SET_SRC (elt)) != REG
1043           || GET_MODE (SET_SRC (elt)) != V4SImode)
1044         return 0;
1045     }
1046
1047   for (i=1; i <= 19; i++)
1048     {
1049       elt = XVECEXP (op, 0, index++);
1050       if (GET_CODE (elt) != SET
1051           || GET_CODE (SET_DEST (elt)) != MEM
1052           || ! memory_operand (SET_DEST (elt), Pmode)
1053           || GET_CODE (SET_SRC (elt)) != REG
1054           || GET_MODE (SET_SRC (elt)) != Pmode)
1055         return 0;
1056     }
1057
1058   elt = XVECEXP (op, 0, index++);
1059   if (GET_CODE (elt) != SET
1060       || GET_CODE (SET_DEST (elt)) != MEM
1061       || ! memory_operand (SET_DEST (elt), Pmode)
1062       || GET_CODE (SET_SRC (elt)) != REG
1063       || REGNO (SET_SRC (elt)) != CR2_REGNO
1064       || GET_MODE (SET_SRC (elt)) != Pmode)
1065     return 0;
1066
1067   if (GET_CODE (XVECEXP (op, 0, index++)) != SET
1068       || GET_CODE (XVECEXP (op, 0, index++)) != SET)
1069     return 0;
1070   return 1;
1071 })
1072
1073 ;; Return 1 if OP is valid for a restore_world call in epilogue, known to be
1074 ;; a PARLLEL.
1075 (define_predicate "restore_world_operation"
1076   (match_code "parallel")
1077 {
1078   int index;
1079   int i;
1080   rtx elt;
1081   int count = XVECLEN (op, 0);
1082
1083   if (count != 59)
1084     return 0;
1085
1086   index = 0;
1087   if (GET_CODE (XVECEXP (op, 0, index++)) != RETURN
1088       || GET_CODE (XVECEXP (op, 0, index++)) != USE
1089       || GET_CODE (XVECEXP (op, 0, index++)) != USE
1090       || GET_CODE (XVECEXP (op, 0, index++)) != CLOBBER)
1091     return 0;
1092
1093   elt = XVECEXP (op, 0, index++);
1094   if (GET_CODE (elt) != SET
1095       || GET_CODE (SET_SRC (elt)) != MEM
1096       || ! memory_operand (SET_SRC (elt), Pmode)
1097       || GET_CODE (SET_DEST (elt)) != REG
1098       || REGNO (SET_DEST (elt)) != CR2_REGNO
1099       || GET_MODE (SET_DEST (elt)) != Pmode)
1100     return 0;
1101
1102   for (i=1; i <= 19; i++)
1103     {
1104       elt = XVECEXP (op, 0, index++);
1105       if (GET_CODE (elt) != SET
1106           || GET_CODE (SET_SRC (elt)) != MEM
1107           || ! memory_operand (SET_SRC (elt), Pmode)
1108           || GET_CODE (SET_DEST (elt)) != REG
1109           || GET_MODE (SET_DEST (elt)) != Pmode)
1110         return 0;
1111     }
1112
1113   for (i=1; i <= 12; i++)
1114     {
1115       elt = XVECEXP (op, 0, index++);
1116       if (GET_CODE (elt) != SET
1117           || GET_CODE (SET_SRC (elt)) != MEM
1118           || GET_CODE (SET_DEST (elt)) != REG
1119           || GET_MODE (SET_DEST (elt)) != V4SImode)
1120         return 0;
1121     }
1122
1123   for (i=1; i <= 18; i++)
1124     {
1125       elt = XVECEXP (op, 0, index++);
1126       if (GET_CODE (elt) != SET
1127           || GET_CODE (SET_SRC (elt)) != MEM
1128           || ! memory_operand (SET_SRC (elt), DFmode)
1129           || GET_CODE (SET_DEST (elt)) != REG
1130           || GET_MODE (SET_DEST (elt)) != DFmode)
1131         return 0;
1132     }
1133
1134   if (GET_CODE (XVECEXP (op, 0, index++)) != CLOBBER
1135       || GET_CODE (XVECEXP (op, 0, index++)) != CLOBBER
1136       || GET_CODE (XVECEXP (op, 0, index++)) != CLOBBER
1137       || GET_CODE (XVECEXP (op, 0, index++)) != CLOBBER
1138       || GET_CODE (XVECEXP (op, 0, index++)) != USE)
1139     return 0;
1140   return 1;
1141 })
1142
1143 ;; Return 1 if OP is valid for a vrsave call, known to be a PARALLEL.
1144 (define_predicate "vrsave_operation"
1145   (match_code "parallel")
1146 {
1147   int count = XVECLEN (op, 0);
1148   unsigned int dest_regno, src_regno;
1149   int i;
1150
1151   if (count <= 1
1152       || GET_CODE (XVECEXP (op, 0, 0)) != SET
1153       || GET_CODE (SET_DEST (XVECEXP (op, 0, 0))) != REG
1154       || GET_CODE (SET_SRC (XVECEXP (op, 0, 0))) != UNSPEC_VOLATILE
1155       || XINT (SET_SRC (XVECEXP (op, 0, 0)), 1) != UNSPECV_SET_VRSAVE)
1156     return 0;
1157
1158   dest_regno = REGNO (SET_DEST (XVECEXP (op, 0, 0)));
1159   src_regno  = REGNO (XVECEXP (SET_SRC (XVECEXP (op, 0, 0)), 0, 1));
1160
1161   if (dest_regno != VRSAVE_REGNO || src_regno != VRSAVE_REGNO)
1162     return 0;
1163
1164   for (i = 1; i < count; i++)
1165     {
1166       rtx elt = XVECEXP (op, 0, i);
1167
1168       if (GET_CODE (elt) != CLOBBER
1169           && GET_CODE (elt) != SET)
1170         return 0;
1171     }
1172
1173   return 1;
1174 })
1175
1176 ;; Return 1 if OP is valid for mfcr insn, known to be a PARALLEL.
1177 (define_predicate "mfcr_operation"
1178   (match_code "parallel")
1179 {
1180   int count = XVECLEN (op, 0);
1181   int i;
1182
1183   /* Perform a quick check so we don't blow up below.  */
1184   if (count < 1
1185       || GET_CODE (XVECEXP (op, 0, 0)) != SET
1186       || GET_CODE (SET_SRC (XVECEXP (op, 0, 0))) != UNSPEC
1187       || XVECLEN (SET_SRC (XVECEXP (op, 0, 0)), 0) != 2)
1188     return 0;
1189
1190   for (i = 0; i < count; i++)
1191     {
1192       rtx exp = XVECEXP (op, 0, i);
1193       rtx unspec;
1194       int maskval;
1195       rtx src_reg;
1196
1197       src_reg = XVECEXP (SET_SRC (exp), 0, 0);
1198
1199       if (GET_CODE (src_reg) != REG
1200           || GET_MODE (src_reg) != CCmode
1201           || ! CR_REGNO_P (REGNO (src_reg)))
1202         return 0;
1203
1204       if (GET_CODE (exp) != SET
1205           || GET_CODE (SET_DEST (exp)) != REG
1206           || GET_MODE (SET_DEST (exp)) != SImode
1207           || ! INT_REGNO_P (REGNO (SET_DEST (exp))))
1208         return 0;
1209       unspec = SET_SRC (exp);
1210       maskval = 1 << (MAX_CR_REGNO - REGNO (src_reg));
1211
1212       if (GET_CODE (unspec) != UNSPEC
1213           || XINT (unspec, 1) != UNSPEC_MOVESI_FROM_CR
1214           || XVECLEN (unspec, 0) != 2
1215           || XVECEXP (unspec, 0, 0) != src_reg
1216           || GET_CODE (XVECEXP (unspec, 0, 1)) != CONST_INT
1217           || INTVAL (XVECEXP (unspec, 0, 1)) != maskval)
1218         return 0;
1219     }
1220   return 1;
1221 })
1222
1223 ;; Return 1 if OP is valid for mtcrf insn, known to be a PARALLEL.
1224 (define_predicate "mtcrf_operation"
1225   (match_code "parallel")
1226 {
1227   int count = XVECLEN (op, 0);
1228   int i;
1229   rtx src_reg;
1230
1231   /* Perform a quick check so we don't blow up below.  */
1232   if (count < 1
1233       || GET_CODE (XVECEXP (op, 0, 0)) != SET
1234       || GET_CODE (SET_SRC (XVECEXP (op, 0, 0))) != UNSPEC
1235       || XVECLEN (SET_SRC (XVECEXP (op, 0, 0)), 0) != 2)
1236     return 0;
1237   src_reg = XVECEXP (SET_SRC (XVECEXP (op, 0, 0)), 0, 0);
1238
1239   if (GET_CODE (src_reg) != REG
1240       || GET_MODE (src_reg) != SImode
1241       || ! INT_REGNO_P (REGNO (src_reg)))
1242     return 0;
1243
1244   for (i = 0; i < count; i++)
1245     {
1246       rtx exp = XVECEXP (op, 0, i);
1247       rtx unspec;
1248       int maskval;
1249
1250       if (GET_CODE (exp) != SET
1251           || GET_CODE (SET_DEST (exp)) != REG
1252           || GET_MODE (SET_DEST (exp)) != CCmode
1253           || ! CR_REGNO_P (REGNO (SET_DEST (exp))))
1254         return 0;
1255       unspec = SET_SRC (exp);
1256       maskval = 1 << (MAX_CR_REGNO - REGNO (SET_DEST (exp)));
1257
1258       if (GET_CODE (unspec) != UNSPEC
1259           || XINT (unspec, 1) != UNSPEC_MOVESI_TO_CR
1260           || XVECLEN (unspec, 0) != 2
1261           || XVECEXP (unspec, 0, 0) != src_reg
1262           || GET_CODE (XVECEXP (unspec, 0, 1)) != CONST_INT
1263           || INTVAL (XVECEXP (unspec, 0, 1)) != maskval)
1264         return 0;
1265     }
1266   return 1;
1267 })
1268
1269 ;; Return 1 if OP is valid for lmw insn, known to be a PARALLEL.
1270 (define_predicate "lmw_operation"
1271   (match_code "parallel")
1272 {
1273   int count = XVECLEN (op, 0);
1274   unsigned int dest_regno;
1275   rtx src_addr;
1276   unsigned int base_regno;
1277   HOST_WIDE_INT offset;
1278   int i;
1279
1280   /* Perform a quick check so we don't blow up below.  */
1281   if (count <= 1
1282       || GET_CODE (XVECEXP (op, 0, 0)) != SET
1283       || GET_CODE (SET_DEST (XVECEXP (op, 0, 0))) != REG
1284       || GET_CODE (SET_SRC (XVECEXP (op, 0, 0))) != MEM)
1285     return 0;
1286
1287   dest_regno = REGNO (SET_DEST (XVECEXP (op, 0, 0)));
1288   src_addr = XEXP (SET_SRC (XVECEXP (op, 0, 0)), 0);
1289
1290   if (dest_regno > 31
1291       || count != 32 - (int) dest_regno)
1292     return 0;
1293
1294   if (legitimate_indirect_address_p (src_addr, 0))
1295     {
1296       offset = 0;
1297       base_regno = REGNO (src_addr);
1298       if (base_regno == 0)
1299         return 0;
1300     }
1301   else if (rs6000_legitimate_offset_address_p (SImode, src_addr, 0))
1302     {
1303       offset = INTVAL (XEXP (src_addr, 1));
1304       base_regno = REGNO (XEXP (src_addr, 0));
1305     }
1306   else
1307     return 0;
1308
1309   for (i = 0; i < count; i++)
1310     {
1311       rtx elt = XVECEXP (op, 0, i);
1312       rtx newaddr;
1313       rtx addr_reg;
1314       HOST_WIDE_INT newoffset;
1315
1316       if (GET_CODE (elt) != SET
1317           || GET_CODE (SET_DEST (elt)) != REG
1318           || GET_MODE (SET_DEST (elt)) != SImode
1319           || REGNO (SET_DEST (elt)) != dest_regno + i
1320           || GET_CODE (SET_SRC (elt)) != MEM
1321           || GET_MODE (SET_SRC (elt)) != SImode)
1322         return 0;
1323       newaddr = XEXP (SET_SRC (elt), 0);
1324       if (legitimate_indirect_address_p (newaddr, 0))
1325         {
1326           newoffset = 0;
1327           addr_reg = newaddr;
1328         }
1329       else if (rs6000_legitimate_offset_address_p (SImode, newaddr, 0))
1330         {
1331           addr_reg = XEXP (newaddr, 0);
1332           newoffset = INTVAL (XEXP (newaddr, 1));
1333         }
1334       else
1335         return 0;
1336       if (REGNO (addr_reg) != base_regno
1337           || newoffset != offset + 4 * i)
1338         return 0;
1339     }
1340
1341   return 1;
1342 })
1343
1344 ;; Return 1 if OP is valid for stmw insn, known to be a PARALLEL.
1345 (define_predicate "stmw_operation"
1346   (match_code "parallel")
1347 {
1348   int count = XVECLEN (op, 0);
1349   unsigned int src_regno;
1350   rtx dest_addr;
1351   unsigned int base_regno;
1352   HOST_WIDE_INT offset;
1353   int i;
1354
1355   /* Perform a quick check so we don't blow up below.  */
1356   if (count <= 1
1357       || GET_CODE (XVECEXP (op, 0, 0)) != SET
1358       || GET_CODE (SET_DEST (XVECEXP (op, 0, 0))) != MEM
1359       || GET_CODE (SET_SRC (XVECEXP (op, 0, 0))) != REG)
1360     return 0;
1361
1362   src_regno = REGNO (SET_SRC (XVECEXP (op, 0, 0)));
1363   dest_addr = XEXP (SET_DEST (XVECEXP (op, 0, 0)), 0);
1364
1365   if (src_regno > 31
1366       || count != 32 - (int) src_regno)
1367     return 0;
1368
1369   if (legitimate_indirect_address_p (dest_addr, 0))
1370     {
1371       offset = 0;
1372       base_regno = REGNO (dest_addr);
1373       if (base_regno == 0)
1374         return 0;
1375     }
1376   else if (rs6000_legitimate_offset_address_p (SImode, dest_addr, 0))
1377     {
1378       offset = INTVAL (XEXP (dest_addr, 1));
1379       base_regno = REGNO (XEXP (dest_addr, 0));
1380     }
1381   else
1382     return 0;
1383
1384   for (i = 0; i < count; i++)
1385     {
1386       rtx elt = XVECEXP (op, 0, i);
1387       rtx newaddr;
1388       rtx addr_reg;
1389       HOST_WIDE_INT newoffset;
1390
1391       if (GET_CODE (elt) != SET
1392           || GET_CODE (SET_SRC (elt)) != REG
1393           || GET_MODE (SET_SRC (elt)) != SImode
1394           || REGNO (SET_SRC (elt)) != src_regno + i
1395           || GET_CODE (SET_DEST (elt)) != MEM
1396           || GET_MODE (SET_DEST (elt)) != SImode)
1397         return 0;
1398       newaddr = XEXP (SET_DEST (elt), 0);
1399       if (legitimate_indirect_address_p (newaddr, 0))
1400         {
1401           newoffset = 0;
1402           addr_reg = newaddr;
1403         }
1404       else if (rs6000_legitimate_offset_address_p (SImode, newaddr, 0))
1405         {
1406           addr_reg = XEXP (newaddr, 0);
1407           newoffset = INTVAL (XEXP (newaddr, 1));
1408         }
1409       else
1410         return 0;
1411       if (REGNO (addr_reg) != base_regno
1412           || newoffset != offset + 4 * i)
1413         return 0;
1414     }
1415
1416   return 1;
1417 })