gcc/config/mcore/mcore.md

   1 ;;  Machine description the Motorola MCore
   2 ;;  Copyright (C) 1993, 1999, 2000, 2004, 2005, 2007
   3 ;;  Free Software Foundation, Inc.
   4 ;;  Contributed by Motorola.
   5
   6 ;; This file is part of GCC.
   7
   8 ;; GCC is free software; you can redistribute it and/or modify
   9 ;; it under the terms of the GNU General Public License as published by
  10 ;; the Free Software Foundation; either version 2, or (at your option)
  11 ;; any later version.
  12
  13 ;; GCC is distributed in the hope that it will be useful,
  14 ;; but WITHOUT ANY WARRANTY; without even the implied warranty of
  15 ;; MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16 ;; GNU General Public License for more details.
  17
  18 ;; You should have received a copy of the GNU General Public License
  19 ;; along with GCC; see the file COPYING.  If not, write to
  20 ;; the Free Software Foundation, 51 Franklin Street, Fifth Floor,
  21 ;; Boston, MA 02110-1301, USA.
  22
  23 ;;- See file "rtl.def" for documentation on define_insn, match_*, et. al.
  24
  25
  26
  27 ;; -------------------------------------------------------------------------
  28 ;; Attributes
  29 ;; -------------------------------------------------------------------------
  30
  31 ; Target CPU.
  32
  33 (define_attr "type" "brcond,branch,jmp,load,store,move,alu,shift"
  34   (const_string "alu"))
  35
  36 ;; If a branch destination is within -2048..2047 bytes away from the
  37 ;; instruction it can be 2 bytes long.  All other conditional branches
  38 ;; are 10 bytes long, and all other unconditional branches are 8 bytes.
  39 ;;
  40 ;; the assembler handles the long-branch span case for us if we use
  41 ;; the "jb*" mnemonics for jumps/branches. This pushes the span
  42 ;; calculations and the literal table placement into the assembler,
  43 ;; where their interactions can be managed in a single place.
  44
  45 ;; All MCORE instructions are two bytes long.
  46
  47 (define_attr "length" "" (const_int 2))
  48
  49 ;; Scheduling.  We only model a simple load latency.
  50 (define_insn_reservation "any_insn" 1
  51                          (eq_attr "type" "!load")
  52                          "nothing")
  53 (define_insn_reservation "memory" 2
  54                          (eq_attr "type" "load")
  55                          "nothing")
  56
  57 (include "predicates.md")
  58
  59 ;; -------------------------------------------------------------------------
  60 ;; Test and bit test
  61 ;; -------------------------------------------------------------------------
  62
  63 (define_insn ""
  64   [(set (reg:SI 17)
  65         (sign_extract:SI (match_operand:SI 0 "mcore_arith_reg_operand" "r")
  66                          (const_int 1)
  67                          (match_operand:SI 1 "mcore_literal_K_operand" "K")))]
  68   ""
  69   "btsti        %0,%1"
  70   [(set_attr "type" "shift")])
  71
  72 (define_insn ""
  73   [(set (reg:SI 17)
  74         (zero_extract:SI (match_operand:SI 0 "mcore_arith_reg_operand" "r")
  75                          (const_int 1)
  76                          (match_operand:SI 1 "mcore_literal_K_operand" "K")))]
  77   ""
  78   "btsti        %0,%1"
  79   [(set_attr "type" "shift")])
  80
  81 ;;; This is created by combine.
  82 (define_insn ""
  83   [(set (reg:CC 17)
  84         (ne:CC (zero_extract:SI (match_operand:SI 0 "mcore_arith_reg_operand" "r")
  85                                 (const_int 1)
  86                                 (match_operand:SI 1 "mcore_literal_K_operand" "K"))
  87                (const_int 0)))]
  88   ""
  89   "btsti        %0,%1"
  90   [(set_attr "type" "shift")])
  91
  92
  93 ;; Created by combine from conditional patterns below (see sextb/btsti rx,31)
  94
  95 (define_insn ""
  96   [(set (reg:CC 17)
  97         (ne:CC (lshiftrt:SI (match_operand:SI 0 "mcore_arith_reg_operand" "r")
  98                             (const_int 7))
  99                (const_int 0)))]
 100   "GET_CODE(operands[0]) == SUBREG &&
 101       GET_MODE(SUBREG_REG(operands[0])) == QImode"
 102   "btsti        %0,7"
 103   [(set_attr "type" "shift")])
 104
 105 (define_insn ""
 106   [(set (reg:CC 17)
 107         (ne:CC (lshiftrt:SI (match_operand:SI 0 "mcore_arith_reg_operand" "r")
 108                             (const_int 15))
 109                (const_int 0)))]
 110   "GET_CODE(operands[0]) == SUBREG &&
 111       GET_MODE(SUBREG_REG(operands[0])) == HImode"
 112   "btsti        %0,15"
 113   [(set_attr "type" "shift")])
 114
 115 (define_split
 116   [(set (pc)
 117         (if_then_else (ne (eq:CC (zero_extract:SI
 118                                   (match_operand:SI 0 "mcore_arith_reg_operand" "")
 119                                   (const_int 1)
 120                                   (match_operand:SI 1 "mcore_literal_K_operand" ""))
 121                                  (const_int 0))
 122                           (const_int 0))
 123                       (label_ref (match_operand 2 "" ""))
 124                       (pc)))]
 125   ""
 126   [(set (reg:CC 17)
 127         (zero_extract:SI (match_dup 0) (const_int 1) (match_dup 1)))
 128    (set (pc) (if_then_else (eq (reg:CC 17) (const_int 0))
 129                            (label_ref (match_dup 2))
 130                            (pc)))]
 131   "")
 132
 133 (define_split
 134   [(set (pc)
 135         (if_then_else (eq (ne:CC (zero_extract:SI
 136                                   (match_operand:SI 0 "mcore_arith_reg_operand" "")
 137                                   (const_int 1)
 138                                   (match_operand:SI 1 "mcore_literal_K_operand" ""))
 139                                  (const_int 0))
 140                           (const_int 0))
 141                       (label_ref (match_operand 2 "" ""))
 142                       (pc)))]
 143   ""
 144   [(set (reg:CC 17)
 145         (zero_extract:SI (match_dup 0) (const_int 1) (match_dup 1)))
 146    (set (pc) (if_then_else (eq (reg:CC 17) (const_int 0))
 147                            (label_ref (match_dup 2))
 148                            (pc)))]
 149   "")
 150
 151 ;; XXX - disabled by nickc because it fails on libiberty/fnmatch.c
 152 ;;
 153 ;; ; Experimental - relax immediates for and, andn, or, and tst to allow
 154 ;; ;    any immediate value (or an immediate at all -- or, andn, & tst).
 155 ;; ;    This is done to allow bit field masks to fold together in combine.
 156 ;; ;    The reload phase will force the immediate into a register at the
 157 ;; ;    very end.  This helps in some cases, but hurts in others: we'd
 158 ;; ;    really like to cse these immediates.  However, there is a phase
 159 ;; ;    ordering problem here.  cse picks up individual masks and cse's
 160 ;; ;    those, but not folded masks (cse happens before combine).  It's
 161 ;; ;    not clear what the best solution is because we really want cse
 162 ;; ;    before combine (leaving the bit field masks alone).   To pick up
 163 ;; ;    relaxed immediates use -mrelax-immediates.  It might take some
 164 ;; ;    experimenting to see which does better (i.e. regular imms vs.
 165 ;; ;    arbitrary imms) for a particular code.   BRC
 166 ;;
 167 ;; (define_insn ""
 168 ;;   [(set (reg:CC 17)
 169 ;;      (ne:CC (and:SI (match_operand:SI 0 "mcore_arith_reg_operand" "r")
 170 ;;                     (match_operand:SI 1 "mcore_arith_any_imm_operand" "rI"))
 171 ;;             (const_int 0)))]
 172 ;;   "TARGET_RELAX_IMM"
 173 ;;   "tst       %0,%1")
 174 ;;
 175 ;; (define_insn ""
 176 ;;   [(set (reg:CC 17)
 177 ;;      (ne:CC (and:SI (match_operand:SI 0 "mcore_arith_reg_operand" "r")
 178 ;;                     (match_operand:SI 1 "mcore_arith_M_operand" "r"))
 179 ;;             (const_int 0)))]
 180 ;;   "!TARGET_RELAX_IMM"
 181 ;;   "tst       %0,%1")
 182
 183 (define_insn ""
 184   [(set (reg:CC 17)
 185         (ne:CC (and:SI (match_operand:SI 0 "mcore_arith_reg_operand" "r")
 186                        (match_operand:SI 1 "mcore_arith_M_operand" "r"))
 187                (const_int 0)))]
 188   ""
 189   "tst  %0,%1")
 190
 191
 192 (define_split
 193   [(parallel[
 194       (set (reg:CC 17)
 195            (ne:CC (ne:SI (leu:CC (match_operand:SI 0 "mcore_arith_reg_operand" "")
 196                                  (match_operand:SI 1 "mcore_arith_reg_operand" ""))
 197                          (const_int 0))
 198                   (const_int 0)))
 199       (clobber (match_operand:CC 2 "mcore_arith_reg_operand" ""))])]
 200   ""
 201   [(set (reg:CC 17) (ne:SI (match_dup 0) (const_int 0)))
 202    (set (reg:CC 17) (leu:CC (match_dup 0) (match_dup 1)))])
 203
 204 ;; -------------------------------------------------------------------------
 205 ;; SImode signed integer comparisons
 206 ;; -------------------------------------------------------------------------
 207
 208 (define_insn "decne_t"
 209   [(set (reg:CC 17) (ne:CC (plus:SI (match_operand:SI 0 "mcore_arith_reg_operand" "+r")
 210                                     (const_int -1))
 211                            (const_int 0)))
 212    (set (match_dup 0)
 213         (plus:SI (match_dup 0)
 214                  (const_int -1)))]
 215   ""
 216   "decne        %0")
 217
 218 ;; The combiner seems to prefer the following to the former.
 219 ;;
 220 (define_insn ""
 221   [(set (reg:CC 17) (ne:CC (match_operand:SI 0 "mcore_arith_reg_operand" "+r")
 222                            (const_int 1)))
 223    (set (match_dup 0)
 224         (plus:SI (match_dup 0)
 225                  (const_int -1)))]
 226   ""
 227   "decne        %0")
 228
 229 (define_insn "cmpnesi_t"
 230   [(set (reg:CC 17) (ne:CC (match_operand:SI 0 "mcore_arith_reg_operand" "r")
 231                            (match_operand:SI 1 "mcore_arith_reg_operand" "r")))]
 232   ""
 233   "cmpne        %0,%1")
 234
 235 (define_insn "cmpneisi_t"
 236   [(set (reg:CC 17) (ne:CC (match_operand:SI 0 "mcore_arith_reg_operand" "r")
 237                            (match_operand:SI 1 "mcore_arith_K_operand" "K")))]
 238   ""
 239   "cmpnei       %0,%1")
 240
 241 (define_insn "cmpgtsi_t"
 242   [(set (reg:CC 17) (gt:CC (match_operand:SI 0 "mcore_arith_reg_operand" "r")
 243                            (match_operand:SI 1 "mcore_arith_reg_operand" "r")))]
 244   ""
 245   "cmplt        %1,%0")
 246
 247 (define_insn ""
 248   [(set (reg:CC 17) (gt:CC (plus:SI
 249                             (match_operand:SI 0 "mcore_arith_reg_operand" "+r")
 250                             (const_int -1))
 251                            (const_int 0)))
 252    (set (match_dup 0) (plus:SI (match_dup 0) (const_int -1)))]
 253   ""
 254   "decgt        %0")
 255
 256 (define_insn "cmpltsi_t"
 257   [(set (reg:CC 17) (lt:CC (match_operand:SI 0 "mcore_arith_reg_operand" "r")
 258                            (match_operand:SI 1 "mcore_arith_reg_operand" "r")))]
 259   ""
 260   "cmplt        %0,%1")
 261
 262 ; cmplti is 1-32
 263 (define_insn "cmpltisi_t"
 264   [(set (reg:CC 17) (lt:CC (match_operand:SI 0 "mcore_arith_reg_operand" "r")
 265                            (match_operand:SI 1 "mcore_arith_J_operand" "J")))]
 266   ""
 267   "cmplti       %0,%1")
 268
 269 ; covers cmplti x,0
 270 (define_insn ""
 271   [(set (reg:CC 17) (lt:CC (match_operand:SI 0 "mcore_arith_reg_operand" "r")
 272                          (const_int 0)))]
 273   ""
 274   "btsti        %0,31")
 275
 276 (define_insn ""
 277   [(set (reg:CC 17) (lt:CC (plus:SI
 278                             (match_operand:SI 0 "mcore_arith_reg_operand" "+r")
 279                             (const_int -1))
 280                            (const_int 0)))
 281    (set (match_dup 0) (plus:SI (match_dup 0) (const_int -1)))]
 282   ""
 283   "declt        %0")
 284
 285 ;; -------------------------------------------------------------------------
 286 ;; SImode unsigned integer comparisons
 287 ;; -------------------------------------------------------------------------
 288
 289 (define_insn "cmpgeusi_t"
 290   [(set (reg:CC 17) (geu:CC (match_operand:SI 0 "mcore_arith_reg_operand" "r")
 291                             (match_operand:SI 1 "mcore_arith_reg_operand" "r")))]
 292   ""
 293   "cmphs        %0,%1")
 294
 295 (define_insn "cmpgeusi_0"
 296   [(set (reg:CC 17) (geu:CC (match_operand:SI 0 "mcore_arith_reg_operand" "r")
 297                             (const_int 0)))]
 298   ""
 299   "cmpnei       %0, 0")
 300
 301 (define_insn "cmpleusi_t"
 302   [(set (reg:CC 17) (leu:CC (match_operand:SI 0 "mcore_arith_reg_operand" "r")
 303                             (match_operand:SI 1 "mcore_arith_reg_operand" "r")))]
 304   ""
 305   "cmphs        %1,%0")
 306
 307 ;; We save the compare operands in the cmpxx patterns and use them when
 308 ;; we generate the branch.
 309
 310 ;; We accept constants here, in case we can modify them to ones which
 311 ;; are more efficient to load.  E.g. change 'x <= 62' to 'x < 63'.
 312
 313 (define_expand "cmpsi"
 314   [(set (reg:CC 17) (compare:CC (match_operand:SI 0 "mcore_compare_operand" "")
 315                                 (match_operand:SI 1 "nonmemory_operand" "")))]
 316   ""
 317   "
 318 { arch_compare_op0 = operands[0];
 319   arch_compare_op1 = operands[1];
 320   DONE;
 321 }")
 322
 323 ;; -------------------------------------------------------------------------
 324 ;; Logical operations
 325 ;; -------------------------------------------------------------------------
 326
 327 ;; Logical AND clearing a single bit.  andsi3 knows that we have this
 328 ;; pattern and allows the constant literal pass through.
 329 ;;
 330
 331 ;; RBE 2/97: don't need this pattern any longer...
 332 ;; RBE: I don't think we need both "S" and exact_log2() clauses.
 333 ;;(define_insn ""
 334 ;;  [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
 335 ;;      (and:SI (match_operand:SI 1 "mcore_arith_reg_operand" "%0")
 336 ;;              (match_operand:SI 2 "const_int_operand" "S")))]
 337 ;;  "mcore_arith_S_operand (operands[2])"
 338 ;;  "bclri      %0,%Q2")
 339 ;;
 340
 341 (define_insn "andnsi3"
 342   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
 343         (and:SI (not:SI (match_operand:SI 1 "mcore_arith_reg_operand" "r"))
 344                 (match_operand:SI 2 "mcore_arith_reg_operand" "0")))]
 345   ""
 346   "andn %0,%1")
 347
 348 (define_expand "andsi3"
 349   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
 350         (and:SI (match_operand:SI 1 "mcore_arith_reg_operand" "")
 351                 (match_operand:SI 2 "nonmemory_operand" "")))]
 352   ""
 353   "
 354 {
 355   if (GET_CODE (operands[2]) == CONST_INT && INTVAL (operands[2]) < 0
 356       && ! mcore_arith_S_operand (operands[2]))
 357     {
 358       HOST_WIDE_INT not_value = ~ INTVAL (operands[2]);
 359
 360       if (   CONST_OK_FOR_I (not_value)
 361           || CONST_OK_FOR_M (not_value)
 362           || CONST_OK_FOR_N (not_value))
 363         {
 364           operands[2] = copy_to_mode_reg (SImode, GEN_INT (not_value));
 365           emit_insn (gen_andnsi3 (operands[0], operands[2], operands[1]));
 366           DONE;
 367         }
 368     }
 369
 370   if (! mcore_arith_K_S_operand (operands[2], SImode))
 371     operands[2] = copy_to_mode_reg (SImode, operands[2]);
 372 }")
 373
 374 (define_insn ""
 375   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r,r,r,r")
 376         (and:SI (match_operand:SI 1 "mcore_arith_reg_operand" "0,0,r,0")
 377                 (match_operand:SI 2 "mcore_arith_any_imm_operand" "r,K,0,S")))]
 378   "TARGET_RELAX_IMM"
 379   "*
 380 {
 381    switch (which_alternative)
 382      {
 383      case 0: return \"and       %0,%2\";
 384      case 1: return \"andi      %0,%2\";
 385      case 2: return \"and       %0,%1\";
 386      /* case -1: return \"bclri %0,%Q2\";        will not happen */
 387      case 3: return mcore_output_bclri (operands[0], INTVAL (operands[2]));
 388      default: gcc_unreachable ();
 389      }
 390 }")
 391
 392 ;; This was the old "S" which was "!(2^n)" */
 393 ;; case -1: return \"bclri      %0,%Q2\";        will not happen */
 394
 395 (define_insn ""
 396   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r,r,r,r")
 397         (and:SI (match_operand:SI 1 "mcore_arith_reg_operand" "0,0,r,0")
 398                 (match_operand:SI 2 "mcore_arith_K_S_operand" "r,K,0,S")))]
 399   "!TARGET_RELAX_IMM"
 400   "*
 401 {
 402    switch (which_alternative)
 403      {
 404      case 0: return \"and       %0,%2\";
 405      case 1: return \"andi      %0,%2\";
 406      case 2: return \"and       %0,%1\";
 407      case 3: return mcore_output_bclri (operands[0], INTVAL (operands[2]));
 408      default: gcc_unreachable ();
 409      }
 410 }")
 411
 412 ;(define_insn "iorsi3"
 413 ;  [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
 414 ;       (ior:SI (match_operand:SI 1 "mcore_arith_reg_operand" "%0")
 415 ;               (match_operand:SI 2 "mcore_arith_reg_operand" "r")))]
 416 ;  ""
 417 ;  "or  %0,%2")
 418
 419 ; need an expand to resolve ambiguity betw. the two iors below.
 420 (define_expand "iorsi3"
 421   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
 422         (ior:SI (match_operand:SI 1 "mcore_arith_reg_operand" "")
 423                 (match_operand:SI 2 "nonmemory_operand" "")))]
 424   ""
 425   "
 426 {
 427    if (! mcore_arith_M_operand (operands[2], SImode))
 428       operands[2] = copy_to_mode_reg (SImode, operands[2]);
 429 }")
 430
 431 (define_insn ""
 432   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r,r,r")
 433         (ior:SI (match_operand:SI 1 "mcore_arith_reg_operand" "%0,0,0")
 434                 (match_operand:SI 2 "mcore_arith_any_imm_operand" "r,M,T")))]
 435   "TARGET_RELAX_IMM"
 436   "*
 437 {
 438    switch (which_alternative)
 439      {
 440      case 0: return \"or        %0,%2\";
 441      case 1: return \"bseti     %0,%P2\";
 442      case 2: return mcore_output_bseti (operands[0], INTVAL (operands[2]));
 443      default: gcc_unreachable ();
 444      }
 445 }")
 446
 447 (define_insn ""
 448   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r,r,r")
 449         (ior:SI (match_operand:SI 1 "mcore_arith_reg_operand" "%0,0,0")
 450                 (match_operand:SI 2 "mcore_arith_M_operand" "r,M,T")))]
 451   "!TARGET_RELAX_IMM"
 452   "*
 453 {
 454    switch (which_alternative)
 455      {
 456      case 0: return \"or        %0,%2\";
 457      case 1: return \"bseti     %0,%P2\";
 458      case 2: return mcore_output_bseti (operands[0], INTVAL (operands[2]));
 459      default: gcc_unreachable ();
 460      }
 461 }")
 462
 463 ;(define_insn ""
 464 ;  [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
 465 ;       (ior:SI (match_operand:SI 1 "mcore_arith_reg_operand" "0")
 466 ;               (match_operand:SI 2 "const_int_operand" "M")))]
 467 ;  "exact_log2 (INTVAL (operands[2])) >= 0"
 468 ;  "bseti       %0,%P2")
 469
 470 ;(define_insn ""
 471 ;  [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
 472 ;       (ior:SI (match_operand:SI 1 "mcore_arith_reg_operand" "0")
 473 ;               (match_operand:SI 2 "const_int_operand" "i")))]
 474 ;  "mcore_num_ones (INTVAL (operands[2])) < 3"
 475 ;  "* return mcore_output_bseti (operands[0], INTVAL (operands[2]));")
 476
 477 (define_insn "xorsi3"
 478   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
 479         (xor:SI (match_operand:SI 1 "mcore_arith_reg_operand" "%0")
 480                 (match_operand:SI 2 "mcore_arith_reg_operand" "r")))]
 481   ""
 482   "xor  %0,%2")
 483
 484 ; these patterns give better code then gcc invents if
 485 ; left to its own devices
 486
 487 (define_insn "anddi3"
 488   [(set (match_operand:DI 0 "mcore_arith_reg_operand" "=r")
 489         (and:DI (match_operand:DI 1 "mcore_arith_reg_operand" "%0")
 490                 (match_operand:DI 2 "mcore_arith_reg_operand" "r")))]
 491   ""
 492   "and  %0,%2\;and      %R0,%R2"
 493   [(set_attr "length" "4")])
 494
 495 (define_insn "iordi3"
 496   [(set (match_operand:DI 0 "mcore_arith_reg_operand" "=r")
 497         (ior:DI (match_operand:DI 1 "mcore_arith_reg_operand" "%0")
 498                 (match_operand:DI 2 "mcore_arith_reg_operand" "r")))]
 499   ""
 500   "or   %0,%2\;or       %R0,%R2"
 501   [(set_attr "length" "4")])
 502
 503 (define_insn "xordi3"
 504   [(set (match_operand:DI 0 "mcore_arith_reg_operand" "=r")
 505         (xor:DI (match_operand:DI 1 "mcore_arith_reg_operand" "%0")
 506                 (match_operand:DI 2 "mcore_arith_reg_operand" "r")))]
 507   ""
 508   "xor  %0,%2\;xor      %R0,%R2"
 509   [(set_attr "length" "4")])
 510
 511 ;; -------------------------------------------------------------------------
 512 ;; Shifts and rotates
 513 ;; -------------------------------------------------------------------------
 514
 515 ;; Only allow these if the shift count is a convenient constant.
 516 (define_expand "rotlsi3"
 517   [(set (match_operand:SI            0 "mcore_arith_reg_operand" "")
 518         (rotate:SI (match_operand:SI 1 "mcore_arith_reg_operand" "")
 519                    (match_operand:SI 2 "nonmemory_operand" "")))]
 520   ""
 521   "if (! mcore_literal_K_operand (operands[2], SImode))
 522          FAIL;
 523   ")
 524
 525 ;; We can only do constant rotates, which is what this pattern provides.
 526 ;; The combiner will put it together for us when we do:
 527 ;;      (x << N) | (x >> (32 - N))
 528 (define_insn ""
 529   [(set (match_operand:SI              0 "mcore_arith_reg_operand" "=r")
 530         (rotate:SI (match_operand:SI   1 "mcore_arith_reg_operand"  "0")
 531                      (match_operand:SI 2 "mcore_literal_K_operand"  "K")))]
 532   ""
 533   "rotli        %0,%2"
 534   [(set_attr "type" "shift")])
 535
 536 (define_insn "ashlsi3"
 537   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r,r")
 538         (ashift:SI (match_operand:SI 1 "mcore_arith_reg_operand" "0,0")
 539                    (match_operand:SI 2 "mcore_arith_K_operand_not_0" "r,K")))]
 540   ""
 541   "@
 542         lsl     %0,%2
 543         lsli    %0,%2"
 544   [(set_attr "type" "shift")])
 545
 546 (define_insn ""
 547   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
 548         (ashift:SI (const_int 1)
 549                    (match_operand:SI 1 "mcore_arith_reg_operand" "r")))]
 550   ""
 551   "bgenr        %0,%1"
 552   [(set_attr "type" "shift")])
 553
 554 (define_insn "ashrsi3"
 555   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r,r")
 556         (ashiftrt:SI (match_operand:SI 1 "mcore_arith_reg_operand" "0,0")
 557                      (match_operand:SI 2 "mcore_arith_K_operand_not_0" "r,K")))]
 558   ""
 559   "@
 560         asr     %0,%2
 561         asri    %0,%2"
 562   [(set_attr "type" "shift")])
 563
 564 (define_insn "lshrsi3"
 565   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r,r")
 566         (lshiftrt:SI (match_operand:SI 1 "mcore_arith_reg_operand" "0,0")
 567                      (match_operand:SI 2 "mcore_arith_K_operand_not_0" "r,K")))]
 568   ""
 569   "@
 570         lsr     %0,%2
 571         lsri    %0,%2"
 572   [(set_attr "type" "shift")])
 573
 574 ;(define_expand "ashldi3"
 575 ;  [(parallel[(set (match_operand:DI 0 "mcore_arith_reg_operand" "")
 576 ;                 (ashift:DI (match_operand:DI 1 "mcore_arith_reg_operand" "")
 577 ;                            (match_operand:DI 2 "immediate_operand" "")))
 578 ;
 579 ;            (clobber (reg:CC 17))])]
 580 ;
 581 ;  ""
 582 ;  "
 583 ;{
 584 ;  if (GET_CODE (operands[2]) != CONST_INT
 585 ;      || INTVAL (operands[2]) != 1)
 586 ;    FAIL;
 587 ;}")
 588 ;
 589 ;(define_insn ""
 590 ;  [(set (match_operand:DI 0 "mcore_arith_reg_operand" "=r")
 591 ;       (ashift:DI (match_operand:DI 1 "mcore_arith_reg_operand" "0")
 592 ;                    (const_int 1)))
 593 ;   (clobber (reg:CC 17))]
 594 ;  ""
 595 ;  "lsli        %R0,0\;rotli    %0,0"
 596 ;  [(set_attr "length" "4") (set_attr "type" "shift")])
 597
 598 ;; -------------------------------------------------------------------------
 599 ;; Index instructions
 600 ;; -------------------------------------------------------------------------
 601 ;; The second of each set of patterns is borrowed from the alpha.md file.
 602 ;; These variants of the above insns can occur if the second operand
 603 ;; is the frame pointer.  This is a kludge, but there doesn't
 604 ;; seem to be a way around it.  Only recognize them while reloading.
 605
 606 ;; We must use reload_operand for some operands in case frame pointer
 607 ;; elimination put a MEM with invalid address there.  Otherwise,
 608 ;; the result of the substitution will not match this pattern, and reload
 609 ;; will not be able to correctly fix the result.
 610
 611 ;; indexing longlongs or doubles (8 bytes)
 612
 613 (define_insn "indexdi_t"
 614   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
 615         (plus:SI (mult:SI (match_operand:SI 1 "mcore_arith_reg_operand" "r")
 616                           (const_int 8))
 617                  (match_operand:SI 2 "mcore_arith_reg_operand" "0")))]
 618   ""
 619   "*
 620     if (! mcore_is_same_reg (operands[1], operands[2]))
 621       {
 622         output_asm_insn (\"ixw\\t%0,%1\", operands);
 623         output_asm_insn (\"ixw\\t%0,%1\", operands);
 624       }
 625     else
 626       {
 627         output_asm_insn (\"ixh\\t%0,%1\", operands);
 628         output_asm_insn (\"ixh\\t%0,%1\", operands);
 629       }
 630     return \"\";
 631   "
 632 ;; if operands[1] == operands[2], the first option above is wrong! -- dac
 633 ;; was this... -- dac
 634 ;; ixw  %0,%1\;ixw      %0,%1"
 635
 636   [(set_attr "length" "4")])
 637
 638 (define_insn ""
 639   [(set (match_operand:SI 0 "mcore_reload_operand" "=r,r,r")
 640         (plus:SI (plus:SI (mult:SI (match_operand:SI 1 "mcore_reload_operand" "r,r,r")
 641                                    (const_int 8))
 642                           (match_operand:SI 2 "mcore_arith_reg_operand" "0,0,0"))
 643                  (match_operand:SI 3 "mcore_addsub_operand" "r,J,L")))]
 644   "reload_in_progress"
 645   "@
 646         ixw     %0,%1\;ixw      %0,%1\;addu     %0,%3
 647         ixw     %0,%1\;ixw      %0,%1\;addi     %0,%3
 648         ixw     %0,%1\;ixw      %0,%1\;subi     %0,%M3"
 649   [(set_attr "length" "6")])
 650
 651 ;; indexing longs (4 bytes)
 652
 653 (define_insn "indexsi_t"
 654   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
 655         (plus:SI (mult:SI (match_operand:SI 1 "mcore_arith_reg_operand" "r")
 656                           (const_int 4))
 657                  (match_operand:SI 2 "mcore_arith_reg_operand" "0")))]
 658   ""
 659   "ixw  %0,%1")
 660
 661 (define_insn ""
 662   [(set (match_operand:SI 0 "mcore_reload_operand" "=r,r,r")
 663         (plus:SI (plus:SI (mult:SI (match_operand:SI 1 "mcore_reload_operand" "r,r,r")
 664                                    (const_int 4))
 665                           (match_operand:SI 2 "mcore_arith_reg_operand" "0,0,0"))
 666                  (match_operand:SI 3 "mcore_addsub_operand" "r,J,L")))]
 667   "reload_in_progress"
 668   "@
 669         ixw     %0,%1\;addu     %0,%3
 670         ixw     %0,%1\;addi     %0,%3
 671         ixw     %0,%1\;subi     %0,%M3"
 672   [(set_attr "length" "4")])
 673
 674 ;; indexing shorts (2 bytes)
 675
 676 (define_insn "indexhi_t"
 677   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
 678         (plus:SI (mult:SI (match_operand:SI 1 "mcore_arith_reg_operand" "r")
 679                           (const_int 2))
 680                  (match_operand:SI 2 "mcore_arith_reg_operand" "0")))]
 681   ""
 682   "ixh  %0,%1")
 683
 684 (define_insn ""
 685   [(set (match_operand:SI 0 "mcore_reload_operand" "=r,r,r")
 686         (plus:SI (plus:SI (mult:SI (match_operand:SI 1 "mcore_reload_operand" "r,r,r")
 687                                    (const_int 2))
 688                           (match_operand:SI 2 "mcore_arith_reg_operand" "0,0,0"))
 689                  (match_operand:SI 3 "mcore_addsub_operand" "r,J,L")))]
 690   "reload_in_progress"
 691   "@
 692         ixh     %0,%1\;addu     %0,%3
 693         ixh     %0,%1\;addi     %0,%3
 694         ixh     %0,%1\;subi     %0,%M3"
 695   [(set_attr "length" "4")])
 696
 697 ;;
 698 ;; Other sizes may be handy for indexing.
 699 ;; the tradeoffs to consider when adding these are
 700 ;;      code size, execution time [vs. mul it is easy to win],
 701 ;;      and register pressure -- these patterns don't use an extra
 702 ;;      register to build the offset from the base
 703 ;;      and whether the compiler will not come up with some other idiom.
 704 ;;
 705
 706 ;; -------------------------------------------------------------------------
 707 ;; Addition, Subtraction instructions
 708 ;; -------------------------------------------------------------------------
 709
 710 (define_expand "addsi3"
 711   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
 712         (plus:SI (match_operand:SI 1 "mcore_arith_reg_operand" "")
 713                  (match_operand:SI 2 "nonmemory_operand" "")))]
 714   ""
 715   "
 716 {
 717   extern int flag_omit_frame_pointer;
 718
 719   /* If this is an add to the frame pointer, then accept it as is so
 720      that we can later fold in the fp/sp offset from frame pointer
 721      elimination.  */
 722   if (flag_omit_frame_pointer
 723       && GET_CODE (operands[1]) == REG
 724       && (REGNO (operands[1]) == VIRTUAL_STACK_VARS_REGNUM
 725           || REGNO (operands[1]) == FRAME_POINTER_REGNUM))
 726     {
 727       emit_insn (gen_addsi3_fp (operands[0], operands[1], operands[2]));
 728       DONE;
 729     }
 730
 731   /* Convert adds to subtracts if this makes loading the constant cheaper.
 732      But only if we are allowed to generate new pseudos.  */
 733   if (! (reload_in_progress || reload_completed)
 734       && GET_CODE (operands[2]) == CONST_INT
 735       && INTVAL (operands[2]) < -32)
 736     {
 737       HOST_WIDE_INT neg_value = - INTVAL (operands[2]);
 738
 739       if (   CONST_OK_FOR_I (neg_value)
 740           || CONST_OK_FOR_M (neg_value)
 741           || CONST_OK_FOR_N (neg_value))
 742         {
 743           operands[2] = copy_to_mode_reg (SImode, GEN_INT (neg_value));
 744           emit_insn (gen_subsi3 (operands[0], operands[1], operands[2]));
 745           DONE;
 746         }
 747     }
 748
 749   if (! mcore_addsub_operand (operands[2], SImode))
 750     operands[2] = copy_to_mode_reg (SImode, operands[2]);
 751 }")
 752
 753 ;; RBE: for some constants which are not in the range which allows
 754 ;; us to do a single operation, we will try a paired addi/addi instead
 755 ;; of a movi/addi. This relieves some register pressure at the expense
 756 ;; of giving away some potential constant reuse.
 757 ;;
 758 ;; RBE 6/17/97: this didn't buy us anything, but I keep the pattern
 759 ;; for later reference
 760 ;;
 761 ;; (define_insn "addsi3_i2"
 762 ;;   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
 763 ;;      (plus:SI (match_operand:SI 1 "mcore_arith_reg_operand" "%0")
 764 ;;               (match_operand:SI 2 "const_int_operand" "g")))]
 765 ;;   "GET_CODE(operands[2]) == CONST_INT
 766 ;;    && ((INTVAL (operands[2]) > 32 && INTVAL(operands[2]) <= 64)
 767 ;;        || (INTVAL (operands[2]) < -32 && INTVAL(operands[2]) >= -64))"
 768 ;;   "*
 769 ;; {
 770 ;;    HOST_WIDE_INT n = INTVAL(operands[2]);
 771 ;;    if (n > 0)
 772 ;;      {
 773 ;;        operands[2] = GEN_INT(n - 32);
 774 ;;        return \"addi\\t%0,32\;addi\\t%0,%2\";
 775 ;;      }
 776 ;;    else
 777 ;;      {
 778 ;;        n = (-n);
 779 ;;        operands[2] = GEN_INT(n - 32);
 780 ;;        return \"subi\\t%0,32\;subi\\t%0,%2\";
 781 ;;      }
 782 ;; }"
 783 ;;  [(set_attr "length" "4")])
 784
 785 (define_insn "addsi3_i"
 786   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r,r,r")
 787         (plus:SI (match_operand:SI 1 "mcore_arith_reg_operand" "%0,0,0")
 788                  (match_operand:SI 2 "mcore_addsub_operand" "r,J,L")))]
 789   ""
 790   "@
 791         addu    %0,%2
 792         addi    %0,%2
 793         subi    %0,%M2")
 794
 795 ;; This exists so that address computations based on the frame pointer
 796 ;; can be folded in when frame pointer elimination occurs.  Ordinarily
 797 ;; this would be bad because it allows insns which would require reloading,
 798 ;; but without it, we get multiple adds where one would do.
 799
 800 (define_insn "addsi3_fp"
 801   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r,r,r")
 802         (plus:SI (match_operand:SI 1 "mcore_arith_reg_operand" "%0,0,0")
 803                  (match_operand:SI 2 "immediate_operand" "r,J,L")))]
 804   "flag_omit_frame_pointer
 805    && (reload_in_progress || reload_completed || REGNO (operands[1]) == FRAME_POINTER_REGNUM)"
 806   "@
 807         addu    %0,%2
 808         addi    %0,%2
 809         subi    %0,%M2")
 810
 811 ;; RBE: for some constants which are not in the range which allows
 812 ;; us to do a single operation, we will try a paired addi/addi instead
 813 ;; of a movi/addi. This relieves some register pressure at the expense
 814 ;; of giving away some potential constant reuse.
 815 ;;
 816 ;; RBE 6/17/97: this didn't buy us anything, but I keep the pattern
 817 ;; for later reference
 818 ;;
 819 ;; (define_insn "subsi3_i2"
 820 ;;   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
 821 ;;      (plus:SI (match_operand:SI 1 "mcore_arith_reg_operand" "%0")
 822 ;;               (match_operand:SI 2 "const_int_operand" "g")))]
 823 ;;   "TARGET_RBETEST && GET_CODE(operands[2]) == CONST_INT
 824 ;;    && ((INTVAL (operands[2]) > 32 && INTVAL(operands[2]) <= 64)
 825 ;;        || (INTVAL (operands[2]) < -32 && INTVAL(operands[2]) >= -64))"
 826 ;;   "*
 827 ;; {
 828 ;;    HOST_WIDE_INT n = INTVAL(operands[2]);
 829 ;;    if ( n > 0)
 830 ;;      {
 831 ;;        operands[2] = GEN_INT( n - 32);
 832 ;;        return \"subi\\t%0,32\;subi\\t%0,%2\";
 833 ;;      }
 834 ;;    else
 835 ;;      {
 836 ;;        n = (-n);
 837 ;;        operands[2] = GEN_INT(n - 32);
 838 ;;        return \"addi\\t%0,32\;addi\\t%0,%2\";
 839 ;;      }
 840 ;; }"
 841 ;;   [(set_attr "length" "4")])
 842
 843 ;(define_insn "subsi3"
 844 ;  [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r,r,r,r")
 845 ;       (minus:SI (match_operand:SI 1 "mcore_arith_K_operand" "0,0,r,K")
 846 ;                 (match_operand:SI 2 "mcore_arith_J_operand" "r,J,0,0")))]
 847 ;  ""
 848 ;  "@
 849 ;       sub     %0,%2
 850 ;       subi    %0,%2
 851 ;       rsub    %0,%1
 852 ;       rsubi   %0,%1")
 853
 854 (define_insn "subsi3"
 855   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r,r,r")
 856         (minus:SI (match_operand:SI 1 "mcore_arith_reg_operand" "0,0,r")
 857                   (match_operand:SI 2 "mcore_arith_J_operand" "r,J,0")))]
 858   ""
 859   "@
 860         subu    %0,%2
 861         subi    %0,%2
 862         rsub    %0,%1")
 863
 864 (define_insn ""
 865   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
 866         (minus:SI (match_operand:SI 1 "mcore_literal_K_operand" "K")
 867                   (match_operand:SI 2 "mcore_arith_reg_operand" "0")))]
 868   ""
 869   "rsubi        %0,%1")
 870
 871 (define_insn "adddi3"
 872   [(set (match_operand:DI 0 "mcore_arith_reg_operand" "=&r")
 873         (plus:DI (match_operand:DI 1 "mcore_arith_reg_operand" "%0")
 874                  (match_operand:DI 2 "mcore_arith_reg_operand" "r")))
 875    (clobber (reg:CC 17))]
 876   ""
 877   "*
 878   {
 879     if (TARGET_LITTLE_END)
 880       return \"cmplt    %0,%0\;addc     %0,%2\;addc     %R0,%R2\";
 881     return \"cmplt      %R0,%R0\;addc   %R0,%R2\;addc   %0,%2\";
 882   }"
 883   [(set_attr "length" "6")])
 884
 885 ;; special case for "longlong += 1"
 886 (define_insn ""
 887   [(set (match_operand:DI 0 "mcore_arith_reg_operand" "=&r")
 888         (plus:DI (match_operand:DI 1 "mcore_arith_reg_operand" "0")
 889                  (const_int 1)))
 890    (clobber (reg:CC 17))]
 891   ""
 892   "*
 893   {
 894    if (TARGET_LITTLE_END)
 895       return \"addi     %0,1\;cmpnei %0,0\;incf %R0\";
 896     return \"addi       %R0,1\;cmpnei %R0,0\;incf       %0\";
 897   }"
 898   [(set_attr "length" "6")])
 899
 900 ;; special case for "longlong -= 1"
 901 (define_insn ""
 902   [(set (match_operand:DI 0 "mcore_arith_reg_operand" "=&r")
 903         (plus:DI (match_operand:DI 1 "mcore_arith_reg_operand" "0")
 904                  (const_int -1)))
 905    (clobber (reg:CC 17))]
 906   ""
 907   "*
 908   {
 909     if (TARGET_LITTLE_END)
 910        return \"cmpnei %0,0\;decf       %R0\;subi       %0,1\";
 911     return \"cmpnei %R0,0\;decf %0\;subi        %R0,1\";
 912   }"
 913   [(set_attr "length" "6")])
 914
 915 ;; special case for "longlong += const_int"
 916 ;; we have to use a register for the const_int because we don't
 917 ;; have an unsigned compare immediate... only +/- 1 get to
 918 ;; play the no-extra register game because they compare with 0.
 919 ;; This winds up working out for any literal that is synthesized
 920 ;; with a single instruction. The more complicated ones look
 921 ;; like the get broken into subreg's to get initialized too soon
 922 ;; for us to catch here. -- RBE 4/25/96
 923 ;; only allow for-sure positive values.
 924
 925 (define_insn ""
 926   [(set (match_operand:DI 0 "mcore_arith_reg_operand" "=&r")
 927         (plus:DI (match_operand:DI 1 "mcore_arith_reg_operand" "0")
 928                  (match_operand:SI 2 "const_int_operand" "r")))
 929    (clobber (reg:CC 17))]
 930   "GET_CODE (operands[2]) == CONST_INT
 931    && INTVAL (operands[2]) > 0 && ! (INTVAL (operands[2]) & 0x80000000)"
 932   "*
 933 {
 934   gcc_assert (GET_MODE (operands[2]) == SImode);
 935   if (TARGET_LITTLE_END)
 936     return \"addu       %0,%2\;cmphs    %0,%2\;incf     %R0\";
 937   return \"addu %R0,%2\;cmphs   %R0,%2\;incf    %0\";
 938 }"
 939   [(set_attr "length" "6")])
 940
 941 ;; optimize "long long" + "unsigned long"
 942 ;; won't trigger because of how the extension is expanded upstream.
 943 ;; (define_insn ""
 944 ;;   [(set (match_operand:DI 0 "mcore_arith_reg_operand" "=&r")
 945 ;;      (plus:DI (match_operand:DI 1 "mcore_arith_reg_operand" "%0")
 946 ;;               (zero_extend:DI (match_operand:SI 2 "mcore_arith_reg_operand" "r"))))
 947 ;;    (clobber (reg:CC 17))]
 948 ;;   "0"
 949 ;;   "cmplt     %R0,%R0\;addc   %R0,%2\;inct    %0"
 950 ;;   [(set_attr "length" "6")])
 951
 952 ;; optimize "long long" + "signed long"
 953 ;; won't trigger because of how the extension is expanded upstream.
 954 ;; (define_insn ""
 955 ;;   [(set (match_operand:DI 0 "mcore_arith_reg_operand" "=&r")
 956 ;;      (plus:DI (match_operand:DI 1 "mcore_arith_reg_operand" "%0")
 957 ;;               (sign_extend:DI (match_operand:SI 2 "mcore_arith_reg_operand" "r"))))
 958 ;;    (clobber (reg:CC 17))]
 959 ;;   "0"
 960 ;;   "cmplt     %R0,%R0\;addc   %R0,%2\;inct    %0\;btsti       %2,31\;dect     %0"
 961 ;;   [(set_attr "length" "6")])
 962
 963 (define_insn "subdi3"
 964   [(set (match_operand:DI 0 "mcore_arith_reg_operand" "=&r")
 965         (minus:DI (match_operand:DI 1 "mcore_arith_reg_operand" "0")
 966                   (match_operand:DI 2 "mcore_arith_reg_operand" "r")))
 967    (clobber (reg:CC 17))]
 968   ""
 969   "*
 970   {
 971     if (TARGET_LITTLE_END)
 972       return \"cmphs    %0,%0\;subc     %0,%2\;subc     %R0,%R2\";
 973     return \"cmphs      %R0,%R0\;subc   %R0,%R2\;subc   %0,%2\";
 974   }"
 975   [(set_attr "length" "6")])
 976
 977 ;; -------------------------------------------------------------------------
 978 ;; Multiplication instructions
 979 ;; -------------------------------------------------------------------------
 980
 981 (define_insn "mulsi3"
 982   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
 983         (mult:SI (match_operand:SI 1 "mcore_arith_reg_operand" "%0")
 984                  (match_operand:SI 2 "mcore_arith_reg_operand" "r")))]
 985   ""
 986   "mult %0,%2")
 987
 988 ;;
 989 ;; 32/32 signed division -- added to the MCORE instruction set spring 1997
 990 ;;
 991 ;; Different constraints based on the architecture revision...
 992 ;;
 993 (define_expand "divsi3"
 994   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
 995         (div:SI (match_operand:SI 1 "mcore_arith_reg_operand" "")
 996                 (match_operand:SI 2 "mcore_arith_reg_operand" "")))]
 997   "TARGET_DIV"
 998   "")
 999
1000 ;; MCORE Revision 1.50: restricts the divisor to be in r1. (6/97)
1001 ;;
1002 (define_insn ""
1003   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
1004         (div:SI (match_operand:SI 1 "mcore_arith_reg_operand" "0")
1005                 (match_operand:SI 2 "mcore_arith_reg_operand" "b")))]
1006   "TARGET_DIV"
1007   "divs %0,%2")
1008
1009 ;;
1010 ;; 32/32 signed division -- added to the MCORE instruction set spring 1997
1011 ;;
1012 ;; Different constraints based on the architecture revision...
1013 ;;
1014 (define_expand "udivsi3"
1015   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
1016         (udiv:SI (match_operand:SI 1 "mcore_arith_reg_operand" "")
1017                  (match_operand:SI 2 "mcore_arith_reg_operand" "")))]
1018   "TARGET_DIV"
1019   "")
1020
1021 ;; MCORE Revision 1.50: restricts the divisor to be in r1. (6/97)
1022 (define_insn ""
1023   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
1024         (udiv:SI (match_operand:SI 1 "mcore_arith_reg_operand" "0")
1025                  (match_operand:SI 2 "mcore_arith_reg_operand" "b")))]
1026   "TARGET_DIV"
1027   "divu %0,%2")
1028
1029 ;; -------------------------------------------------------------------------
1030 ;; Unary arithmetic
1031 ;; -------------------------------------------------------------------------
1032
1033 (define_insn "negsi2"
1034   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
1035         (neg:SI (match_operand:SI 1 "mcore_arith_reg_operand" "0")))]
1036   ""
1037   "*
1038 {
1039    return \"rsubi       %0,0\";
1040 }")
1041
1042
1043 (define_insn "abssi2"
1044   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
1045         (abs:SI (match_operand:SI 1 "mcore_arith_reg_operand" "0")))]
1046   ""
1047   "abs  %0")
1048
1049 (define_insn "negdi2"
1050   [(set (match_operand:DI 0 "mcore_arith_reg_operand" "=&r")
1051         (neg:DI (match_operand:DI 1 "mcore_arith_reg_operand" "0")))
1052    (clobber (reg:CC 17))]
1053   ""
1054   "*
1055 {
1056    if (TARGET_LITTLE_END)
1057      return \"cmpnei    %0,0\\n\\trsubi %0,0\\n\\tnot   %R0\\n\\tincf   %R0\";
1058    return \"cmpnei      %R0,0\\n\\trsubi        %R0,0\\n\\tnot  %0\\n\\tincf    %0\";
1059 }"
1060   [(set_attr "length" "8")])
1061
1062 (define_insn "one_cmplsi2"
1063   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
1064         (not:SI (match_operand:SI 1 "mcore_arith_reg_operand" "0")))]
1065   ""
1066   "not  %0")
1067
1068 ;; -------------------------------------------------------------------------
1069 ;; Zero extension instructions
1070 ;; -------------------------------------------------------------------------
1071
1072 (define_expand "zero_extendhisi2"
1073   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
1074         (zero_extend:SI (match_operand:HI 1 "mcore_arith_reg_operand" "")))]
1075   ""
1076   "")
1077
1078 (define_insn ""
1079   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r,r")
1080         (zero_extend:SI (match_operand:HI 1 "general_operand" "0,m")))]
1081   ""
1082   "@
1083         zexth   %0
1084         ld.h    %0,%1"
1085   [(set_attr "type" "shift,load")])
1086
1087 ;; ldh gives us a free zero-extension. The combiner picks up on this.
1088 (define_insn ""
1089   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
1090         (zero_extend:SI (mem:HI (match_operand:SI 1 "mcore_arith_reg_operand" "r"))))]
1091   ""
1092   "ld.h %0,(%1)"
1093   [(set_attr "type" "load")])
1094
1095 (define_insn ""
1096   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
1097         (zero_extend:SI (mem:HI (plus:SI (match_operand:SI 1 "mcore_arith_reg_operand" "r")
1098                                          (match_operand:SI 2 "const_int_operand" "")))))]
1099   "(INTVAL (operands[2]) >= 0) &&
1100    (INTVAL (operands[2]) < 32) &&
1101    ((INTVAL (operands[2])&1) == 0)"
1102   "ld.h %0,(%1,%2)"
1103   [(set_attr "type" "load")])
1104
1105 (define_expand "zero_extendqisi2"
1106   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
1107         (zero_extend:SI (match_operand:QI 1 "general_operand" "")))]
1108   ""
1109   "")
1110
1111 ;; RBE: XXX: we don't recognize that the xtrb3 kills the CC register.
1112 (define_insn ""
1113   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r,b,r")
1114         (zero_extend:SI (match_operand:QI 1 "general_operand" "0,r,m")))]
1115   ""
1116   "@
1117         zextb   %0
1118         xtrb3   %0,%1
1119         ld.b    %0,%1"
1120   [(set_attr "type" "shift,shift,load")])
1121
1122 ;; ldb gives us a free zero-extension. The combiner picks up on this.
1123 (define_insn ""
1124   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
1125         (zero_extend:SI (mem:QI (match_operand:SI 1 "mcore_arith_reg_operand" "r"))))]
1126   ""
1127   "ld.b %0,(%1)"
1128   [(set_attr "type" "load")])
1129
1130 (define_insn ""
1131   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
1132         (zero_extend:SI (mem:QI (plus:SI (match_operand:SI 1 "mcore_arith_reg_operand" "r")
1133                                          (match_operand:SI 2 "const_int_operand" "")))))]
1134   "(INTVAL (operands[2]) >= 0) &&
1135    (INTVAL (operands[2]) < 16)"
1136   "ld.b %0,(%1,%2)"
1137   [(set_attr "type" "load")])
1138
1139 (define_expand "zero_extendqihi2"
1140   [(set (match_operand:HI 0 "mcore_arith_reg_operand" "")
1141         (zero_extend:HI (match_operand:QI 1 "general_operand" "")))]
1142   ""
1143   "")
1144
1145 ;; RBE: XXX: we don't recognize that the xtrb3 kills the CC register.
1146 (define_insn ""
1147   [(set (match_operand:HI 0 "mcore_arith_reg_operand" "=r,b,r")
1148         (zero_extend:HI (match_operand:QI 1 "general_operand" "0,r,m")))]
1149   ""
1150   "@
1151         zextb   %0
1152         xtrb3   %0,%1
1153         ld.b    %0,%1"
1154   [(set_attr "type" "shift,shift,load")])
1155
1156 ;; ldb gives us a free zero-extension. The combiner picks up on this.
1157 ;; this doesn't catch references that are into a structure.
1158 ;; note that normally the compiler uses the above insn, unless it turns
1159 ;; out that we're dealing with a volatile...
1160 (define_insn ""
1161   [(set (match_operand:HI 0 "mcore_arith_reg_operand" "=r")
1162         (zero_extend:HI (mem:QI (match_operand:SI 1 "mcore_arith_reg_operand" "r"))))]
1163   ""
1164   "ld.b %0,(%1)"
1165   [(set_attr "type" "load")])
1166
1167 (define_insn ""
1168   [(set (match_operand:HI 0 "mcore_arith_reg_operand" "=r")
1169         (zero_extend:HI (mem:QI (plus:SI (match_operand:SI 1 "mcore_arith_reg_operand" "r")
1170                                          (match_operand:SI 2 "const_int_operand" "")))))]
1171   "(INTVAL (operands[2]) >= 0) &&
1172    (INTVAL (operands[2]) < 16)"
1173   "ld.b %0,(%1,%2)"
1174   [(set_attr "type" "load")])
1175
1176
1177 ;; -------------------------------------------------------------------------
1178 ;; Sign extension instructions
1179 ;; -------------------------------------------------------------------------
1180
1181 (define_expand "extendsidi2"
1182   [(set (match_operand:DI 0 "mcore_arith_reg_operand" "=r")
1183         (match_operand:SI 1 "mcore_arith_reg_operand" "r"))]
1184   ""
1185   "
1186   {
1187     int low, high;
1188
1189     if (TARGET_LITTLE_END)
1190       low = 0, high = 4;
1191     else
1192       low = 4, high = 0;
1193
1194     emit_insn (gen_rtx_SET (VOIDmode, gen_rtx_SUBREG (SImode, operands[0], low),
1195               operands[1]));
1196     emit_insn (gen_rtx_SET (VOIDmode, gen_rtx_SUBREG (SImode, operands[0], high),
1197               gen_rtx_ASHIFTRT (SImode,
1198                                gen_rtx_SUBREG (SImode, operands[0], low),
1199                                GEN_INT (31))));
1200     DONE;
1201   }"
1202 )
1203
1204 (define_insn "extendhisi2"
1205   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
1206         (sign_extend:SI (match_operand:HI 1 "mcore_arith_reg_operand" "0")))]
1207   ""
1208   "sexth        %0")
1209
1210 (define_insn "extendqisi2"
1211   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
1212         (sign_extend:SI (match_operand:QI 1 "mcore_arith_reg_operand" "0")))]
1213   ""
1214   "sextb        %0")
1215
1216 (define_insn "extendqihi2"
1217   [(set (match_operand:HI 0 "mcore_arith_reg_operand" "=r")
1218         (sign_extend:HI (match_operand:QI 1 "mcore_arith_reg_operand" "0")))]
1219   ""
1220   "sextb        %0")
1221
1222 ;; -------------------------------------------------------------------------
1223 ;; Move instructions
1224 ;; -------------------------------------------------------------------------
1225
1226 ;; SImode
1227
1228 (define_expand "movsi"
1229   [(set (match_operand:SI 0 "general_operand" "")
1230         (match_operand:SI 1 "general_operand" ""))]
1231   ""
1232   "
1233 {
1234   if (GET_CODE (operands[0]) == MEM)
1235     operands[1] = force_reg (SImode, operands[1]);
1236 }")
1237
1238 (define_insn ""
1239   [(set (match_operand:SI 0 "mcore_general_movdst_operand" "=r,r,a,r,a,r,m")
1240         (match_operand:SI 1 "mcore_general_movsrc_operand"  "r,P,i,c,R,m,r"))]
1241   "(register_operand (operands[0], SImode)
1242     || register_operand (operands[1], SImode))"
1243   "* return mcore_output_move (insn, operands, SImode);"
1244   [(set_attr "type" "move,move,move,move,load,load,store")])
1245
1246 ;;
1247 ;; HImode
1248 ;;
1249
1250 (define_expand "movhi"
1251   [(set (match_operand:HI 0 "general_operand" "")
1252         (match_operand:HI 1 "general_operand"  ""))]
1253   ""
1254   "
1255 {
1256   if (GET_CODE (operands[0]) == MEM)
1257     operands[1] = force_reg (HImode, operands[1]);
1258   else if (CONSTANT_P (operands[1])
1259            && (GET_CODE (operands[1]) != CONST_INT
1260                || (! CONST_OK_FOR_I (INTVAL (operands[1]))
1261                    && ! CONST_OK_FOR_M (INTVAL (operands[1]))
1262                    && ! CONST_OK_FOR_N (INTVAL (operands[1]))))
1263            && ! reload_completed && ! reload_in_progress)
1264     {
1265       rtx reg = gen_reg_rtx (SImode);
1266       emit_insn (gen_movsi (reg, operands[1]));
1267       operands[1] = gen_lowpart (HImode, reg);
1268     }
1269 }")
1270
1271 (define_insn ""
1272   [(set (match_operand:HI 0 "mcore_general_movdst_operand" "=r,r,a,r,r,m")
1273         (match_operand:HI 1 "mcore_general_movsrc_operand"  "r,P,i,c,m,r"))]
1274   "(register_operand (operands[0], HImode)
1275     || register_operand (operands[1], HImode))"
1276   "* return mcore_output_move (insn, operands, HImode);"
1277   [(set_attr "type" "move,move,move,move,load,store")])
1278
1279 ;;
1280 ;; QImode
1281 ;;
1282
1283 (define_expand "movqi"
1284   [(set (match_operand:QI 0 "general_operand" "")
1285         (match_operand:QI 1 "general_operand"  ""))]
1286   ""
1287   "
1288 {
1289   if (GET_CODE (operands[0]) == MEM)
1290     operands[1] = force_reg (QImode, operands[1]);
1291   else if (CONSTANT_P (operands[1])
1292            && (GET_CODE (operands[1]) != CONST_INT
1293                || (! CONST_OK_FOR_I (INTVAL (operands[1]))
1294                    && ! CONST_OK_FOR_M (INTVAL (operands[1]))
1295                    && ! CONST_OK_FOR_N (INTVAL (operands[1]))))
1296            && ! reload_completed && ! reload_in_progress)
1297     {
1298       rtx reg = gen_reg_rtx (SImode);
1299       emit_insn (gen_movsi (reg, operands[1]));
1300       operands[1] = gen_lowpart (QImode, reg);
1301     }
1302 }")
1303
1304 (define_insn ""
1305   [(set (match_operand:QI 0 "mcore_general_movdst_operand" "=r,r,a,r,r,m")
1306         (match_operand:QI 1 "mcore_general_movsrc_operand"  "r,P,i,c,m,r"))]
1307   "(register_operand (operands[0], QImode)
1308     || register_operand (operands[1], QImode))"
1309   "* return mcore_output_move (insn, operands, QImode);"
1310    [(set_attr "type" "move,move,move,move,load,store")])
1311
1312
1313 ;; DImode
1314
1315 (define_expand "movdi"
1316   [(set (match_operand:DI 0 "general_operand" "")
1317         (match_operand:DI 1 "general_operand" ""))]
1318   ""
1319   "
1320 {
1321   if (GET_CODE (operands[0]) == MEM)
1322     operands[1] = force_reg (DImode, operands[1]);
1323   else if (GET_CODE (operands[1]) == CONST_INT
1324            && ! CONST_OK_FOR_I (INTVAL (operands[1]))
1325            && ! CONST_OK_FOR_M (INTVAL (operands[1]))
1326            && ! CONST_OK_FOR_N (INTVAL (operands[1])))
1327     {
1328       int i;
1329       for (i = 0; i < UNITS_PER_WORD * 2; i += UNITS_PER_WORD)
1330         emit_move_insn (simplify_gen_subreg (SImode, operands[0], DImode, i),
1331                         simplify_gen_subreg (SImode, operands[1], DImode, i));
1332       DONE;
1333     }
1334 }")
1335
1336 (define_insn "movdi_i"
1337   [(set (match_operand:DI 0 "general_operand" "=r,r,r,r,a,r,m")
1338         (match_operand:DI 1 "mcore_general_movsrc_operand" "I,M,N,r,R,m,r"))]
1339   ""
1340   "* return mcore_output_movedouble (operands, DImode);"
1341   [(set_attr "length" "4") (set_attr "type" "move,move,move,move,load,load,store")])
1342
1343 ;; SFmode
1344
1345 (define_expand "movsf"
1346   [(set (match_operand:SF 0 "general_operand" "")
1347         (match_operand:SF 1 "general_operand" ""))]
1348   ""
1349   "
1350 {
1351   if (GET_CODE (operands[0]) == MEM)
1352     operands[1] = force_reg (SFmode, operands[1]);
1353 }")
1354
1355 (define_insn "movsf_i"
1356   [(set (match_operand:SF 0 "general_operand" "=r,r,m")
1357         (match_operand:SF 1 "general_operand"  "r,m,r"))]
1358   ""
1359   "@
1360         mov     %0,%1
1361         ld.w    %0,%1
1362         st.w    %1,%0"
1363   [(set_attr "type" "move,load,store")])
1364
1365 ;; DFmode
1366
1367 (define_expand "movdf"
1368   [(set (match_operand:DF 0 "general_operand" "")
1369         (match_operand:DF 1 "general_operand" ""))]
1370   ""
1371   "
1372 {
1373   if (GET_CODE (operands[0]) == MEM)
1374     operands[1] = force_reg (DFmode, operands[1]);
1375 }")
1376
1377 (define_insn "movdf_k"
1378   [(set (match_operand:DF 0 "general_operand" "=r,r,m")
1379         (match_operand:DF 1 "general_operand" "r,m,r"))]
1380   ""
1381   "* return mcore_output_movedouble (operands, DFmode);"
1382   [(set_attr "length" "4") (set_attr "type" "move,load,store")])
1383
1384
1385 ;; Load/store multiple
1386
1387 ;; ??? This is not currently used.
1388 (define_insn "ldm"
1389   [(set (match_operand:TI 0 "mcore_arith_reg_operand" "=r")
1390         (mem:TI (match_operand:SI 1 "mcore_arith_reg_operand" "r")))]
1391   ""
1392   "ldq  %U0,(%1)")
1393
1394 ;; ??? This is not currently used.
1395 (define_insn "stm"
1396   [(set (mem:TI (match_operand:SI 0 "mcore_arith_reg_operand" "r"))
1397         (match_operand:TI 1 "mcore_arith_reg_operand" "r"))]
1398   ""
1399   "stq  %U1,(%0)")
1400
1401 (define_expand "load_multiple"
1402   [(match_par_dup 3 [(set (match_operand:SI 0 "" "")
1403                           (match_operand:SI 1 "" ""))
1404                      (use (match_operand:SI 2 "" ""))])]
1405   ""
1406   "
1407 {
1408   int regno, count, i;
1409
1410   /* Support only loading a constant number of registers from memory and
1411      only if at least two registers.  The last register must be r15.  */
1412   if (GET_CODE (operands[2]) != CONST_INT
1413       || INTVAL (operands[2]) < 2
1414       || GET_CODE (operands[1]) != MEM
1415       || XEXP (operands[1], 0) != stack_pointer_rtx
1416       || GET_CODE (operands[0]) != REG
1417       || REGNO (operands[0]) + INTVAL (operands[2]) != 16)
1418     FAIL;
1419
1420   count = INTVAL (operands[2]);
1421   regno = REGNO (operands[0]);
1422
1423   operands[3] = gen_rtx_PARALLEL (VOIDmode, rtvec_alloc (count));
1424
1425   for (i = 0; i < count; i++)
1426     XVECEXP (operands[3], 0, i)
1427       = gen_rtx_SET (VOIDmode,
1428                  gen_rtx_REG (SImode, regno + i),
1429                  gen_rtx_MEM (SImode, plus_constant (stack_pointer_rtx,
1430                                                       i * 4)));
1431 }")
1432
1433 (define_insn ""
1434   [(match_parallel 0 "mcore_load_multiple_operation"
1435                    [(set (match_operand:SI 1 "mcore_arith_reg_operand" "=r")
1436                          (mem:SI (match_operand:SI 2 "register_operand" "r")))])]
1437   "GET_CODE (operands[2]) == REG && REGNO (operands[2]) == STACK_POINTER_REGNUM"
1438   "ldm  %1-r15,(%2)")
1439
1440 (define_expand "store_multiple"
1441   [(match_par_dup 3 [(set (match_operand:SI 0 "" "")
1442                           (match_operand:SI 1 "" ""))
1443                      (use (match_operand:SI 2 "" ""))])]
1444   ""
1445   "
1446 {
1447   int regno, count, i;
1448
1449   /* Support only storing a constant number of registers to memory and
1450      only if at least two registers.  The last register must be r15.  */
1451   if (GET_CODE (operands[2]) != CONST_INT
1452       || INTVAL (operands[2]) < 2
1453       || GET_CODE (operands[0]) != MEM
1454       || XEXP (operands[0], 0) != stack_pointer_rtx
1455       || GET_CODE (operands[1]) != REG
1456       || REGNO (operands[1]) + INTVAL (operands[2]) != 16)
1457     FAIL;
1458
1459   count = INTVAL (operands[2]);
1460   regno = REGNO (operands[1]);
1461
1462   operands[3] = gen_rtx_PARALLEL (VOIDmode, rtvec_alloc (count));
1463
1464   for (i = 0; i < count; i++)
1465     XVECEXP (operands[3], 0, i)
1466       = gen_rtx_SET (VOIDmode,
1467                  gen_rtx_MEM (SImode, plus_constant (stack_pointer_rtx,
1468                                                       i * 4)),
1469                  gen_rtx_REG (SImode, regno + i));
1470 }")
1471
1472 (define_insn ""
1473   [(match_parallel 0 "mcore_store_multiple_operation"
1474                    [(set (mem:SI (match_operand:SI 2 "register_operand" "r"))
1475                          (match_operand:SI 1 "mcore_arith_reg_operand" "r"))])]
1476   "GET_CODE (operands[2]) == REG && REGNO (operands[2]) == STACK_POINTER_REGNUM"
1477   "stm  %1-r15,(%2)")
1478
1479 ;; ------------------------------------------------------------------------
1480 ;; Define the real conditional branch instructions.
1481 ;; ------------------------------------------------------------------------
1482
1483 (define_insn "branch_true"
1484   [(set (pc) (if_then_else (ne (reg:CC 17) (const_int 0))
1485                            (label_ref (match_operand 0 "" ""))
1486                            (pc)))]
1487   ""
1488   "jbt  %l0"
1489   [(set_attr "type" "brcond")])
1490
1491 (define_insn "branch_false"
1492   [(set (pc) (if_then_else (eq (reg:CC 17) (const_int 0))
1493                            (label_ref (match_operand 0 "" ""))
1494                            (pc)))]
1495   ""
1496   "jbf  %l0"
1497   [(set_attr "type" "brcond")])
1498
1499 (define_insn "inverse_branch_true"
1500   [(set (pc) (if_then_else (ne (reg:CC 17) (const_int 0))
1501                            (pc)
1502                            (label_ref (match_operand 0 "" ""))))]
1503   ""
1504   "jbf  %l0"
1505   [(set_attr "type" "brcond")])
1506
1507 (define_insn "inverse_branch_false"
1508   [(set (pc) (if_then_else (eq (reg:CC 17) (const_int 0))
1509                            (pc)
1510                            (label_ref (match_operand 0 "" ""))))]
1511   ""
1512   "jbt  %l0"
1513   [(set_attr "type" "brcond")])
1514
1515 ;; Conditional branch insns
1516
1517 ;; At top-level, condition test are eq/ne, because we
1518 ;; are comparing against the condition register (which
1519 ;; has the result of the true relational test
1520
1521 ; There is no beq compare, so we reverse the branch arms.
1522
1523 (define_expand "beq"
1524   [(set (pc) (if_then_else (ne (match_dup 1) (const_int 0))
1525                            (pc)
1526                            (label_ref (match_operand 0 "" ""))))]
1527   ""
1528   "
1529 {
1530   operands[1] = mcore_gen_compare_reg (EQ);
1531 }")
1532
1533 (define_expand "bne"
1534   [(set (pc) (if_then_else (ne (match_dup 1) (const_int 0))
1535                            (label_ref (match_operand 0 "" ""))
1536                            (pc)))]
1537   ""
1538   "
1539 {
1540   operands[1] = mcore_gen_compare_reg (NE);
1541 }")
1542
1543 ; check whether (GT A imm) can become (LE A imm) with the branch reversed.
1544 ; if so, emit a (LT A imm + 1) in place of the (LE A imm).  BRC
1545
1546 (define_expand "bgt"
1547   [(set (pc) (if_then_else (ne (match_dup 1) (const_int 0))
1548                            (label_ref (match_operand 0 "" ""))
1549                            (pc)))]
1550   ""
1551   "
1552 {
1553   if (mcore_modify_comparison (LE))
1554     {
1555       emit_jump_insn (gen_reverse_blt (operands[0]));
1556       DONE;
1557     }
1558   operands[1] = mcore_gen_compare_reg (GT);
1559 }")
1560
1561 ; There is no ble compare, so we reverse the branch arms.
1562 ; reversed the condition and branch arms for ble -- the check_dbra_loop()
1563 ; transformation assumes that ble uses a branch-true with the label as
1564 ; as the target. BRC
1565
1566 ; check whether (LE A imm) can become (LT A imm + 1).
1567
1568 (define_expand "ble"
1569   [(set (pc) (if_then_else (eq (match_dup 1) (const_int 0))
1570                            (label_ref (match_operand 0 "" ""))
1571                            (pc)))]
1572   ""
1573   "
1574 {
1575   if (mcore_modify_comparison (LE))
1576     {
1577       emit_jump_insn (gen_blt (operands[0]));
1578       DONE;
1579     }
1580   operands[1] = mcore_gen_compare_reg (LE);
1581 }")
1582
1583 ; make generating a reversed blt simple
1584 (define_expand "reverse_blt"
1585   [(set (pc) (if_then_else (ne (match_dup 1) (const_int 0))
1586                            (pc)
1587                            (label_ref (match_operand 0 "" ""))))]
1588   ""
1589   "
1590 {
1591   operands[1] = mcore_gen_compare_reg (LT);
1592 }")
1593
1594 (define_expand "blt"
1595   [(set (pc) (if_then_else (ne (match_dup 1) (const_int 0))
1596                            (label_ref (match_operand 0 "" ""))
1597                            (pc)))]
1598   ""
1599   "
1600 {
1601   operands[1] = mcore_gen_compare_reg (LT);
1602 }")
1603
1604 ; There is no bge compare, so we reverse the branch arms.
1605
1606 (define_expand "bge"
1607   [(set (pc) (if_then_else (ne (match_dup 1) (const_int 0))
1608                            (pc)
1609                            (label_ref (match_operand 0 "" ""))))]
1610   ""
1611   "
1612 {
1613   operands[1] = mcore_gen_compare_reg (GE);
1614 }")
1615
1616 ; There is no gtu compare, so we reverse the branch arms
1617
1618 ;(define_expand "bgtu"
1619 ;  [(set (pc) (if_then_else (ne (match_dup 1) (const_int 0))
1620 ;                          (pc)
1621 ;                          (label_ref (match_operand 0 "" ""))))]
1622 ;  ""
1623 ;  "
1624 ;{
1625 ;  if (GET_CODE (arch_compare_op1) == CONST_INT
1626 ;      && INTVAL (arch_compare_op1) == 0)
1627 ;    operands[1] = mcore_gen_compare_reg (NE);
1628 ;  else
1629 ;    { if (mcore_modify_comparison (GTU))
1630 ;       {
1631 ;         emit_jump_insn (gen_bgeu (operands[0]));
1632 ;         DONE;
1633 ;       }
1634 ;      operands[1] = mcore_gen_compare_reg (LEU);
1635 ;    }
1636 ;}")
1637
1638 (define_expand "bgtu"
1639   [(set (pc) (if_then_else (ne (match_dup 1) (const_int 0))
1640                            (pc)
1641                            (label_ref (match_operand 0 "" ""))))]
1642   ""
1643   "
1644 {
1645   if (GET_CODE (arch_compare_op1) == CONST_INT
1646       && INTVAL (arch_compare_op1) == 0)
1647     {
1648       /* The inverse of '> 0' for an unsigned test is
1649          '== 0' but we do not have such an instruction available.
1650          Instead we must reverse the branch (back to the normal
1651          ordering) and test '!= 0'.  */
1652
1653       operands[1] = mcore_gen_compare_reg (NE);
1654
1655       emit_jump_insn (gen_rtx_SET (VOIDmode,
1656         pc_rtx,
1657         gen_rtx_IF_THEN_ELSE (VOIDmode,
1658         gen_rtx_NE (VOIDmode,
1659         operands[1],
1660         const0_rtx),
1661         gen_rtx_LABEL_REF (VOIDmode,operands[0]),
1662         pc_rtx)));
1663       DONE;
1664     }
1665   operands[1] = mcore_gen_compare_reg (GTU);
1666 }")
1667
1668
1669 (define_expand "bleu"
1670   [(set (pc) (if_then_else (ne (match_dup 1) (const_int 0))
1671                            (label_ref (match_operand 0 "" ""))
1672                            (pc)))]
1673   ""
1674   "
1675 {
1676   operands[1] = mcore_gen_compare_reg (LEU);
1677 }")
1678
1679 ; There is no bltu compare, so we reverse the branch arms
1680 (define_expand "bltu"
1681   [(set (pc) (if_then_else (ne (match_dup 1) (const_int 0))
1682                            (pc)
1683                            (label_ref (match_operand 0 "" ""))))]
1684   ""
1685   "
1686 {
1687   operands[1] = mcore_gen_compare_reg (LTU);
1688 }")
1689
1690 (define_expand "bgeu"
1691   [(set (pc) (if_then_else (ne (match_dup 1) (const_int 0))
1692                            (label_ref (match_operand 0 "" ""))
1693                            (pc)))]
1694   ""
1695   "
1696 {
1697
1698   operands[1] = mcore_gen_compare_reg (GEU);
1699 }")
1700
1701 ;; ------------------------------------------------------------------------
1702 ;; Jump and linkage insns
1703 ;; ------------------------------------------------------------------------
1704
1705 (define_insn "jump_real"
1706   [(set (pc)
1707         (label_ref (match_operand 0 "" "")))]
1708   ""
1709   "jbr  %l0"
1710   [(set_attr "type" "branch")])
1711
1712 (define_expand "jump"
1713  [(set (pc) (label_ref (match_operand 0 "" "")))]
1714  ""
1715  "
1716 {
1717   emit_jump_insn (gen_jump_real (operand0));
1718   DONE;
1719 }
1720 ")
1721
1722 (define_insn "indirect_jump"
1723   [(set (pc)
1724         (match_operand:SI 0 "mcore_arith_reg_operand" "r"))]
1725   ""
1726   "jmp  %0"
1727   [(set_attr "type" "jmp")])
1728
1729 (define_expand "call"
1730   [(parallel[(call (match_operand:SI 0 "" "")
1731                    (match_operand 1 "" ""))
1732              (clobber (reg:SI 15))])]
1733   ""
1734   "
1735 {
1736   if (GET_CODE (operands[0]) == MEM
1737       && ! register_operand (XEXP (operands[0], 0), SImode)
1738       && ! mcore_symbolic_address_p (XEXP (operands[0], 0)))
1739     operands[0] = gen_rtx_MEM (GET_MODE (operands[0]),
1740                            force_reg (Pmode, XEXP (operands[0], 0)));
1741 }")
1742
1743 (define_insn "call_internal"
1744   [(call (mem:SI (match_operand:SI 0 "mcore_call_address_operand" "riR"))
1745          (match_operand 1 "" ""))
1746    (clobber (reg:SI 15))]
1747   ""
1748   "* return mcore_output_call (operands, 0);")
1749
1750 (define_expand "call_value"
1751   [(parallel[(set (match_operand 0 "register_operand" "")
1752                   (call (match_operand:SI 1 "" "")
1753                         (match_operand 2 "" "")))
1754              (clobber (reg:SI 15))])]
1755   ""
1756   "
1757 {
1758   if (GET_CODE (operands[0]) == MEM
1759       && ! register_operand (XEXP (operands[0], 0), SImode)
1760       && ! mcore_symbolic_address_p (XEXP (operands[0], 0)))
1761     operands[1] = gen_rtx_MEM (GET_MODE (operands[1]),
1762                            force_reg (Pmode, XEXP (operands[1], 0)));
1763 }")
1764
1765 (define_insn "call_value_internal"
1766   [(set (match_operand 0 "register_operand" "=r")
1767         (call (mem:SI (match_operand:SI 1 "mcore_call_address_operand" "riR"))
1768               (match_operand 2 "" "")))
1769    (clobber (reg:SI 15))]
1770   ""
1771   "* return mcore_output_call (operands, 1);")
1772
1773 (define_insn "call_value_struct"
1774   [(parallel [(set (match_parallel 0 ""
1775                      [(expr_list (match_operand 3 "register_operand" "") (match_operand 4 "immediate_operand" ""))
1776                       (expr_list (match_operand 5 "register_operand" "") (match_operand 6 "immediate_operand" ""))])
1777                   (call (match_operand:SI 1 "" "")
1778                         (match_operand 2 "" "")))
1779              (clobber (reg:SI 15))])]
1780   ""
1781   "* return mcore_output_call (operands, 1);"
1782 )
1783
1784
1785 ;; ------------------------------------------------------------------------
1786 ;; Misc insns
1787 ;; ------------------------------------------------------------------------
1788
1789 (define_insn "nop"
1790   [(const_int 0)]
1791   ""
1792   "or   r0,r0")
1793
1794 (define_insn "tablejump"
1795   [(set (pc)
1796         (match_operand:SI 0 "mcore_arith_reg_operand" "r"))
1797    (use (label_ref (match_operand 1 "" "")))]
1798   ""
1799   "jmp  %0"
1800   [(set_attr "type" "jmp")])
1801
1802 (define_insn "*return"
1803  [(return)]
1804  "reload_completed && ! mcore_naked_function_p ()"
1805  "jmp   r15"
1806  [(set_attr "type" "jmp")])
1807
1808 (define_insn "*no_return"
1809  [(return)]
1810  "reload_completed && mcore_naked_function_p ()"
1811  ""
1812  [(set_attr "length" "0")]
1813 )
1814
1815 (define_expand "prologue"
1816   [(const_int 0)]
1817   ""
1818   "mcore_expand_prolog (); DONE;")
1819
1820 (define_expand "epilogue"
1821   [(return)]
1822   ""
1823   "mcore_expand_epilog ();")
1824
1825 ;; ------------------------------------------------------------------------
1826 ;; Scc instructions
1827 ;; ------------------------------------------------------------------------
1828
1829 (define_insn "mvc"
1830   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
1831         (ne:SI (reg:CC 17) (const_int 0)))]
1832   ""
1833   "mvc  %0"
1834   [(set_attr "type" "move")])
1835
1836 (define_insn "mvcv"
1837   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
1838         (eq:SI (reg:CC 17) (const_int 0)))]
1839   ""
1840   "mvcv %0"
1841   [(set_attr "type" "move")])
1842
1843 ; in 0.97 use (LE 0) with (LT 1) and complement c.  BRC
1844 (define_split
1845   [(parallel[
1846      (set (match_operand:SI 0 "mcore_arith_reg_operand" "")
1847           (ne:SI (gt:CC (match_operand:SI 1 "mcore_arith_reg_operand" "")
1848                         (const_int 0))
1849                  (const_int 0)))
1850      (clobber (reg:SI 17))])]
1851   ""
1852   [(set (reg:CC 17)
1853         (lt:CC (match_dup 1) (const_int 1)))
1854    (set (match_dup 0) (eq:SI (reg:CC 17) (const_int 0)))])
1855
1856
1857 (define_expand "seq"
1858   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
1859         (eq:SI (match_dup 1) (const_int 0)))]
1860   ""
1861   "
1862 {
1863   operands[1] = mcore_gen_compare_reg (NE);
1864 }")
1865
1866 (define_expand "sne"
1867   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
1868         (ne:SI (match_dup 1) (const_int 0)))]
1869   ""
1870   "
1871 {
1872   operands[1] = mcore_gen_compare_reg (NE);
1873 }")
1874
1875 (define_expand "slt"
1876   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
1877         (ne:SI (match_dup 1) (const_int 0)))]
1878   ""
1879   "
1880 {
1881   operands[1] = mcore_gen_compare_reg (LT);
1882 }")
1883
1884 ; make generating a LT with the comparison reversed easy.  BRC
1885 (define_expand "reverse_slt"
1886   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
1887         (eq:SI (match_dup 1) (const_int 0)))]
1888   ""
1889   "
1890 {
1891   operands[1] = mcore_gen_compare_reg (LT);
1892 }")
1893
1894 (define_expand "sge"
1895   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
1896         (eq:SI (match_dup 1) (const_int 0)))]
1897   ""
1898   "
1899 {
1900   operands[1] = mcore_gen_compare_reg (LT);
1901 }")
1902
1903 ; check whether (GT A imm) can become (LE A imm) with the comparison
1904 ; reversed.  if so, emit a (LT A imm + 1) in place of the (LE A imm).  BRC
1905
1906 (define_expand "sgt"
1907   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
1908         (ne:SI (match_dup 1) (const_int 0)))]
1909   ""
1910   "
1911 {
1912   if (mcore_modify_comparison (LE))
1913     {
1914       emit_insn (gen_reverse_slt (operands[0]));
1915       DONE;
1916     }
1917
1918   operands[1] = mcore_gen_compare_reg (GT);
1919 }")
1920
1921 (define_expand "sle"
1922   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
1923         (eq:SI (match_dup 1) (const_int 0)))]
1924   ""
1925   "
1926 {
1927   if (mcore_modify_comparison (LE))
1928     {
1929       emit_insn (gen_slt (operands[0]));
1930       DONE;
1931     }
1932   operands[1] = mcore_gen_compare_reg (GT);
1933 }")
1934
1935 (define_expand "sltu"
1936   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
1937         (eq:SI (match_dup 1) (const_int 0)))]
1938   ""
1939   "
1940 {
1941   operands[1] = mcore_gen_compare_reg (GEU);
1942 }")
1943
1944 (define_expand "sgeu"
1945   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
1946         (ne:SI (match_dup 1) (const_int 0)))]
1947   ""
1948   "
1949 {
1950   operands[1] = mcore_gen_compare_reg (GEU);
1951 }")
1952
1953 (define_expand "sgtu"
1954   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
1955         (eq:SI (match_dup 1) (const_int 0)))]
1956   ""
1957   "
1958 {
1959   operands[1] = mcore_gen_compare_reg (LEU);
1960 }")
1961
1962 (define_expand "sleu"
1963   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
1964         (ne:SI (match_dup 1) (const_int 0)))]
1965   ""
1966   "
1967 {
1968   operands[1] = mcore_gen_compare_reg (LEU);
1969 }")
1970
1971 (define_insn "incscc"
1972   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
1973         (plus:SI (ne (reg:CC 17) (const_int 0))
1974                  (match_operand:SI 1 "mcore_arith_reg_operand" "0")))]
1975   ""
1976   "inct %0")
1977
1978 (define_insn "incscc_false"
1979   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
1980         (plus:SI (eq (reg:CC 17) (const_int 0))
1981                  (match_operand:SI 1 "mcore_arith_reg_operand" "0")))]
1982   ""
1983   "incf %0")
1984
1985 (define_insn "decscc"
1986   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
1987         (minus:SI (match_operand:SI 1 "mcore_arith_reg_operand" "0")
1988                   (ne (reg:CC 17) (const_int 0))))]
1989   ""
1990   "dect %0")
1991
1992 (define_insn "decscc_false"
1993   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
1994         (minus:SI (match_operand:SI 1 "mcore_arith_reg_operand" "0")
1995                   (eq (reg:CC 17) (const_int 0))))]
1996   ""
1997   "decf %0")
1998
1999 ;; ------------------------------------------------------------------------
2000 ;; Conditional move patterns.
2001 ;; ------------------------------------------------------------------------
2002
2003 (define_expand "smaxsi3"
2004   [(set (reg:CC 17)
2005         (lt:CC (match_operand:SI 1 "mcore_arith_reg_operand" "")
2006                (match_operand:SI 2 "mcore_arith_reg_operand" "")))
2007    (set (match_operand:SI 0 "mcore_arith_reg_operand" "")
2008         (if_then_else:SI (eq (reg:CC 17) (const_int 0))
2009                          (match_dup 1) (match_dup 2)))]
2010   ""
2011   "")
2012
2013 (define_split
2014   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
2015         (smax:SI (match_operand:SI 1 "mcore_arith_reg_operand" "")
2016                  (match_operand:SI 2 "mcore_arith_reg_operand" "")))]
2017   ""
2018   [(set (reg:CC 17)
2019         (lt:SI (match_dup 1) (match_dup 2)))
2020    (set (match_dup 0)
2021         (if_then_else:SI (eq (reg:CC 17) (const_int 0))
2022                          (match_dup 1) (match_dup 2)))]
2023   "")
2024
2025 ; no tstgt in 0.97, so just use cmplti (btsti x,31) and reverse move
2026 ; condition  BRC
2027 (define_split
2028   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
2029         (smax:SI (match_operand:SI 1 "mcore_arith_reg_operand" "")
2030                  (const_int 0)))]
2031   ""
2032   [(set (reg:CC 17)
2033         (lt:CC (match_dup 1) (const_int 0)))
2034    (set (match_dup 0)
2035         (if_then_else:SI (eq (reg:CC 17) (const_int 0))
2036                          (match_dup 1) (const_int 0)))]
2037   "")
2038
2039 (define_expand "sminsi3"
2040   [(set (reg:CC 17)
2041         (lt:CC (match_operand:SI 1 "mcore_arith_reg_operand" "")
2042                (match_operand:SI 2 "mcore_arith_reg_operand" "")))
2043    (set (match_operand:SI 0 "mcore_arith_reg_operand" "")
2044         (if_then_else:SI (ne (reg:CC 17) (const_int 0))
2045                          (match_dup 1) (match_dup 2)))]
2046   ""
2047   "")
2048
2049 (define_split
2050   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
2051         (smin:SI (match_operand:SI 1 "mcore_arith_reg_operand" "")
2052                  (match_operand:SI 2 "mcore_arith_reg_operand" "")))]
2053   ""
2054   [(set (reg:CC 17)
2055         (lt:SI (match_dup 1) (match_dup 2)))
2056    (set (match_dup 0)
2057         (if_then_else:SI (ne (reg:CC 17) (const_int 0))
2058                          (match_dup 1) (match_dup 2)))]
2059   "")
2060
2061 ;(define_split
2062 ;  [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
2063 ;        (smin:SI (match_operand:SI 1 "mcore_arith_reg_operand" "")
2064 ;                 (const_int 0)))]
2065 ;  ""
2066 ;  [(set (reg:CC 17)
2067 ;        (gt:CC (match_dup 1) (const_int 0)))
2068 ;   (set (match_dup 0)
2069 ;        (if_then_else:SI (eq (reg:CC 17) (const_int 0))
2070 ;                         (match_dup 1) (const_int 0)))]
2071 ;  "")
2072
2073 ; changed these unsigned patterns to use geu instead of ltu.  it appears
2074 ; that the c-torture & ssrl test suites didn't catch these!  only showed
2075 ; up in friedman's clib work.   BRC 7/7/95
2076
2077 (define_expand "umaxsi3"
2078   [(set (reg:CC 17)
2079         (geu:CC (match_operand:SI 1 "mcore_arith_reg_operand" "")
2080                 (match_operand:SI 2 "mcore_arith_reg_operand" "")))
2081    (set (match_operand:SI 0 "mcore_arith_reg_operand" "")
2082         (if_then_else:SI (eq (reg:CC 17) (const_int 0))
2083                          (match_dup 2) (match_dup 1)))]
2084   ""
2085   "")
2086
2087 (define_split
2088   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
2089         (umax:SI (match_operand:SI 1 "mcore_arith_reg_operand" "")
2090                  (match_operand:SI 2 "mcore_arith_reg_operand" "")))]
2091   ""
2092   [(set (reg:CC 17)
2093         (geu:SI (match_dup 1) (match_dup 2)))
2094    (set (match_dup 0)
2095         (if_then_else:SI (eq (reg:CC 17) (const_int 0))
2096                          (match_dup 2) (match_dup 1)))]
2097   "")
2098
2099 (define_expand "uminsi3"
2100   [(set (reg:CC 17)
2101         (geu:CC (match_operand:SI 1 "mcore_arith_reg_operand" "")
2102                 (match_operand:SI 2 "mcore_arith_reg_operand" "")))
2103    (set (match_operand:SI 0 "mcore_arith_reg_operand" "")
2104         (if_then_else:SI (ne (reg:CC 17) (const_int 0))
2105                          (match_dup 2) (match_dup 1)))]
2106   ""
2107   "")
2108
2109 (define_split
2110   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
2111         (umin:SI (match_operand:SI 1 "mcore_arith_reg_operand" "")
2112                  (match_operand:SI 2 "mcore_arith_reg_operand" "")))]
2113   ""
2114   [(set (reg:CC 17)
2115         (geu:SI (match_dup 1) (match_dup 2)))
2116    (set (match_dup 0)
2117         (if_then_else:SI (ne (reg:CC 17) (const_int 0))
2118                          (match_dup 2) (match_dup 1)))]
2119   "")
2120
2121 ;; ------------------------------------------------------------------------
2122 ;; conditional move patterns really start here
2123 ;; ------------------------------------------------------------------------
2124
2125 ;; the "movtK" patterns are experimental.  they are intended to account for
2126 ;; gcc's mucking on code such as:
2127 ;;
2128 ;;            free_ent = ((block_compress) ? 257 : 256 );
2129 ;;
2130 ;; these patterns help to get a tstne/bgeni/inct (or equivalent) sequence
2131 ;; when both arms have constants that are +/- 1 of each other.
2132 ;;
2133 ;; note in the following patterns that the "movtK" ones should be the first
2134 ;; one defined in each sequence.  this is because the general pattern also
2135 ;; matches, so use ordering to determine priority (it's easier this way than
2136 ;; adding conditions to the general patterns).   BRC
2137 ;;
2138 ;; the U and Q constraints are necessary to ensure that reload does the
2139 ;; 'right thing'.  U constrains the operand to 0 and Q to 1 for use in the
2140 ;; clrt & clrf and clrt/inct & clrf/incf patterns.    BRC 6/26
2141 ;;
2142 ;; ??? there appears to be some problems with these movtK patterns for ops
2143 ;; other than eq & ne.  need to fix.  6/30 BRC
2144
2145 ;; ------------------------------------------------------------------------
2146 ;; ne
2147 ;; ------------------------------------------------------------------------
2148
2149 ; experimental conditional move with two constants +/- 1  BRC
2150
2151 (define_insn "movtK_1"
2152   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
2153         (if_then_else:SI
2154             (ne (reg:CC 17) (const_int 0))
2155           (match_operand:SI 1 "mcore_arith_O_operand" "O")
2156           (match_operand:SI 2 "mcore_arith_O_operand" "O")))]
2157   "  GET_CODE (operands[1]) == CONST_INT
2158   && GET_CODE (operands[2]) == CONST_INT
2159   && (   (INTVAL (operands[1]) - INTVAL (operands[2]) == 1)
2160       || (INTVAL (operands[2]) - INTVAL (operands[1]) == 1))"
2161   "* return mcore_output_cmov (operands, 1, NULL);"
2162   [(set_attr "length" "4")])
2163
2164 (define_insn "movt0"
2165   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r,r,r,r")
2166         (if_then_else:SI
2167          (ne (reg:CC 17) (const_int 0))
2168          (match_operand:SI 1 "mcore_arith_imm_operand" "r,0,U,0")
2169          (match_operand:SI 2 "mcore_arith_imm_operand" "0,r,0,U")))]
2170   ""
2171   "@
2172     movt        %0,%1
2173     movf        %0,%2
2174     clrt        %0
2175     clrf        %0")
2176
2177 ;; ------------------------------------------------------------------------
2178 ;; eq
2179 ;; ------------------------------------------------------------------------
2180
2181 ; experimental conditional move with two constants +/- 1  BRC
2182 (define_insn "movtK_2"
2183   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
2184         (if_then_else:SI
2185             (eq (reg:CC 17) (const_int 0))
2186           (match_operand:SI 1 "mcore_arith_O_operand" "O")
2187           (match_operand:SI 2 "mcore_arith_O_operand" "O")))]
2188   "  GET_CODE (operands[1]) == CONST_INT
2189   && GET_CODE (operands[2]) == CONST_INT
2190   && (   (INTVAL (operands[1]) - INTVAL (operands[2]) == 1)
2191       || (INTVAL (operands[2]) - INTVAL (operands[1]) == 1))"
2192   "* return mcore_output_cmov (operands, 0, NULL);"
2193   [(set_attr "length" "4")])
2194
2195 (define_insn "movf0"
2196   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r,r,r,r")
2197         (if_then_else:SI
2198          (eq (reg:CC 17) (const_int 0))
2199          (match_operand:SI 1 "mcore_arith_imm_operand" "r,0,U,0")
2200          (match_operand:SI 2 "mcore_arith_imm_operand" "0,r,0,U")))]
2201   ""
2202   "@
2203     movf        %0,%1
2204     movt        %0,%2
2205     clrf        %0
2206     clrt        %0")
2207
2208 ; turns lsli rx,imm/btsti rx,31 into btsti rx,imm.  not done by a peephole
2209 ; because the instructions are not adjacent (peepholes are related by posn -
2210 ; not by dataflow).   BRC
2211
2212 (define_insn ""
2213   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r,r,r,r")
2214         (if_then_else:SI (eq (zero_extract:SI
2215                               (match_operand:SI 1 "mcore_arith_reg_operand" "r,r,r,r")
2216                               (const_int 1)
2217                               (match_operand:SI 2 "mcore_literal_K_operand" "K,K,K,K"))
2218                              (const_int 0))
2219                          (match_operand:SI 3 "mcore_arith_imm_operand" "r,0,U,0")
2220                          (match_operand:SI 4 "mcore_arith_imm_operand" "0,r,0,U")))]
2221   ""
2222   "@
2223     btsti       %1,%2\;movf     %0,%3
2224     btsti       %1,%2\;movt     %0,%4
2225     btsti       %1,%2\;clrf     %0
2226     btsti       %1,%2\;clrt     %0"
2227   [(set_attr "length" "4")])
2228
2229 ; turns sextb rx/btsti rx,31 into btsti rx,7.  must be QImode to be safe.  BRC
2230
2231 (define_insn ""
2232   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r,r,r,r")
2233         (if_then_else:SI (eq (lshiftrt:SI
2234                               (match_operand:SI 1 "mcore_arith_reg_operand" "r,r,r,r")
2235                               (const_int 7))
2236                              (const_int 0))
2237                          (match_operand:SI 2 "mcore_arith_imm_operand" "r,0,U,0")
2238                          (match_operand:SI 3 "mcore_arith_imm_operand" "0,r,0,U")))]
2239   "GET_CODE (operands[1]) == SUBREG &&
2240       GET_MODE (SUBREG_REG (operands[1])) == QImode"
2241   "@
2242     btsti       %1,7\;movf      %0,%2
2243     btsti       %1,7\;movt      %0,%3
2244     btsti       %1,7\;clrf      %0
2245     btsti       %1,7\;clrt      %0"
2246   [(set_attr "length" "4")])
2247
2248
2249 ;; ------------------------------------------------------------------------
2250 ;; ne
2251 ;; ------------------------------------------------------------------------
2252
2253 ;; Combine creates this from an andn instruction in a scc sequence.
2254 ;; We must recognize it to get conditional moves generated.
2255
2256 ; experimental conditional move with two constants +/- 1  BRC
2257 (define_insn "movtK_3"
2258   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
2259         (if_then_else:SI
2260             (ne (match_operand:SI 1 "mcore_arith_reg_operand" "r")
2261                 (const_int 0))
2262           (match_operand:SI 2 "mcore_arith_O_operand" "O")
2263           (match_operand:SI 3 "mcore_arith_O_operand" "O")))]
2264   "  GET_CODE (operands[2]) == CONST_INT
2265   && GET_CODE (operands[3]) == CONST_INT
2266   && (   (INTVAL (operands[2]) - INTVAL (operands[3]) == 1)
2267       || (INTVAL (operands[3]) - INTVAL (operands[2]) == 1))"
2268   "*
2269 {
2270   rtx out_operands[4];
2271   out_operands[0] = operands[0];
2272   out_operands[1] = operands[2];
2273   out_operands[2] = operands[3];
2274   out_operands[3] = operands[1];
2275
2276   return mcore_output_cmov (out_operands, 1, \"cmpnei   %3,0\");
2277
2278 }"
2279   [(set_attr "length" "6")])
2280
2281 (define_insn "movt2"
2282   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r,r,r,r")
2283         (if_then_else:SI (ne (match_operand:SI 1 "mcore_arith_reg_operand" "r,r,r,r")
2284                              (const_int 0))
2285                          (match_operand:SI 2 "mcore_arith_imm_operand" "r,0,U,0")
2286                          (match_operand:SI 3 "mcore_arith_imm_operand" "0,r,0,U")))]
2287   ""
2288   "@
2289     cmpnei      %1,0\;movt      %0,%2
2290     cmpnei      %1,0\;movf      %0,%3
2291     cmpnei      %1,0\;clrt      %0
2292     cmpnei      %1,0\;clrf      %0"
2293   [(set_attr "length" "4")])
2294
2295 ; turns lsli rx,imm/btsti rx,31 into btsti rx,imm.  not done by a peephole
2296 ; because the instructions are not adjacent (peepholes are related by posn -
2297 ; not by dataflow).   BRC
2298
2299 (define_insn ""
2300  [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r,r,r,r")
2301         (if_then_else:SI (ne (zero_extract:SI
2302                               (match_operand:SI 1 "mcore_arith_reg_operand" "r,r,r,r")
2303                               (const_int 1)
2304                               (match_operand:SI 2 "mcore_literal_K_operand" "K,K,K,K"))
2305                              (const_int 0))
2306                          (match_operand:SI 3 "mcore_arith_imm_operand" "r,0,U,0")
2307                          (match_operand:SI 4 "mcore_arith_imm_operand" "0,r,0,U")))]
2308   ""
2309   "@
2310     btsti       %1,%2\;movt     %0,%3
2311     btsti       %1,%2\;movf     %0,%4
2312     btsti       %1,%2\;clrt     %0
2313     btsti       %1,%2\;clrf     %0"
2314   [(set_attr "length" "4")])
2315
2316 ; turns sextb rx/btsti rx,31 into btsti rx,7.  must be QImode to be safe.  BRC
2317
2318 (define_insn ""
2319   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r,r,r,r")
2320         (if_then_else:SI (ne (lshiftrt:SI
2321                               (match_operand:SI 1 "mcore_arith_reg_operand" "r,r,r,r")
2322                               (const_int 7))
2323                              (const_int 0))
2324                          (match_operand:SI 2 "mcore_arith_imm_operand" "r,0,U,0")
2325                          (match_operand:SI 3 "mcore_arith_imm_operand" "0,r,0,U")))]
2326   "GET_CODE (operands[1]) == SUBREG &&
2327       GET_MODE (SUBREG_REG (operands[1])) == QImode"
2328   "@
2329     btsti       %1,7\;movt      %0,%2
2330     btsti       %1,7\;movf      %0,%3
2331     btsti       %1,7\;clrt      %0
2332     btsti       %1,7\;clrf      %0"
2333   [(set_attr "length" "4")])
2334
2335 ;; ------------------------------------------------------------------------
2336 ;; eq/eq
2337 ;; ------------------------------------------------------------------------
2338
2339 ; experimental conditional move with two constants +/- 1  BRC
2340 (define_insn "movtK_4"
2341   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
2342         (if_then_else:SI
2343             (eq (eq:SI (reg:CC 17) (const_int 0)) (const_int 0))
2344           (match_operand:SI 1 "mcore_arith_O_operand" "O")
2345           (match_operand:SI 2 "mcore_arith_O_operand" "O")))]
2346   "GET_CODE (operands[1]) == CONST_INT &&
2347    GET_CODE (operands[2]) == CONST_INT &&
2348    ((INTVAL (operands[1]) - INTVAL (operands[2]) == 1) ||
2349    (INTVAL (operands[2]) - INTVAL (operands[1]) == 1))"
2350   "* return mcore_output_cmov(operands, 1, NULL);"
2351   [(set_attr "length" "4")])
2352
2353 (define_insn "movt3"
2354   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r,r,r,r")
2355         (if_then_else:SI
2356          (eq (eq:SI (reg:CC 17) (const_int 0)) (const_int 0))
2357          (match_operand:SI 1 "mcore_arith_imm_operand" "r,0,U,0")
2358          (match_operand:SI 2 "mcore_arith_imm_operand" "0,r,0,U")))]
2359   ""
2360   "@
2361     movt        %0,%1
2362     movf        %0,%2
2363     clrt        %0
2364     clrf        %0")
2365
2366 ;; ------------------------------------------------------------------------
2367 ;; eq/ne
2368 ;; ------------------------------------------------------------------------
2369
2370 ; experimental conditional move with two constants +/- 1  BRC
2371 (define_insn "movtK_5"
2372   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
2373         (if_then_else:SI
2374             (eq (ne:SI (reg:CC 17) (const_int 0)) (const_int 0))
2375           (match_operand:SI 1 "mcore_arith_O_operand" "O")
2376           (match_operand:SI 2 "mcore_arith_O_operand" "O")))]
2377   "GET_CODE (operands[1]) == CONST_INT &&
2378    GET_CODE (operands[2]) == CONST_INT &&
2379    ((INTVAL (operands[1]) - INTVAL (operands[2]) == 1) ||
2380     (INTVAL (operands[2]) - INTVAL (operands[1]) == 1))"
2381   "* return mcore_output_cmov (operands, 0, NULL);"
2382   [(set_attr "length" "4")])
2383
2384 (define_insn "movf1"
2385   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r,r,r,r")
2386         (if_then_else:SI
2387          (eq (ne:SI (reg:CC 17) (const_int 0)) (const_int 0))
2388          (match_operand:SI 1 "mcore_arith_imm_operand" "r,0,U,0")
2389          (match_operand:SI 2 "mcore_arith_imm_operand" "0,r,0,U")))]
2390   ""
2391   "@
2392     movf        %0,%1
2393     movt        %0,%2
2394     clrf        %0
2395     clrt        %0")
2396
2397 ;; ------------------------------------------------------------------------
2398 ;; eq
2399 ;; ------------------------------------------------------------------------
2400
2401 ;; Combine creates this from an andn instruction in a scc sequence.
2402 ;; We must recognize it to get conditional moves generated.
2403
2404 ; experimental conditional move with two constants +/- 1  BRC
2405
2406 (define_insn "movtK_6"
2407   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
2408         (if_then_else:SI
2409             (eq (match_operand:SI 1 "mcore_arith_reg_operand" "r")
2410                 (const_int 0))
2411           (match_operand:SI 2 "mcore_arith_O_operand" "O")
2412           (match_operand:SI 3 "mcore_arith_O_operand" "O")))]
2413   "GET_CODE (operands[1]) == CONST_INT &&
2414    GET_CODE (operands[2]) == CONST_INT &&
2415    ((INTVAL (operands[2]) - INTVAL (operands[3]) == 1) ||
2416     (INTVAL (operands[3]) - INTVAL (operands[2]) == 1))"
2417   "*
2418 {
2419    rtx out_operands[4];
2420    out_operands[0] = operands[0];
2421    out_operands[1] = operands[2];
2422    out_operands[2] = operands[3];
2423    out_operands[3] = operands[1];
2424
2425    return mcore_output_cmov (out_operands, 0, \"cmpnei  %3,0\");
2426 }"
2427   [(set_attr "length" "6")])
2428
2429 (define_insn "movf3"
2430   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r,r,r,r")
2431         (if_then_else:SI (eq (match_operand:SI 1 "mcore_arith_reg_operand" "r,r,r,r")
2432                              (const_int 0))
2433                          (match_operand:SI 2 "mcore_arith_imm_operand" "r,0,U,0")
2434                          (match_operand:SI 3 "mcore_arith_imm_operand" "0,r,0,U")))]
2435   ""
2436   "@
2437     cmpnei      %1,0\;movf      %0,%2
2438     cmpnei      %1,0\;movt      %0,%3
2439     cmpnei      %1,0\;clrf      %0
2440     cmpnei      %1,0\;clrt      %0"
2441   [(set_attr "length" "4")])
2442
2443 ;; ------------------------------------------------------------------------
2444 ;; ne/eq
2445 ;; ------------------------------------------------------------------------
2446
2447 ; experimental conditional move with two constants +/- 1  BRC
2448 (define_insn "movtK_7"
2449   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
2450         (if_then_else:SI
2451             (ne (eq:SI (reg:CC 17) (const_int 0)) (const_int 0))
2452           (match_operand:SI 1 "mcore_arith_O_operand" "O")
2453           (match_operand:SI 2 "mcore_arith_O_operand" "O")))]
2454   "GET_CODE (operands[1]) == CONST_INT &&
2455    GET_CODE (operands[2]) == CONST_INT &&
2456    ((INTVAL (operands[1]) - INTVAL (operands[2]) == 1) ||
2457     (INTVAL (operands[2]) - INTVAL (operands[1]) == 1))"
2458   "* return mcore_output_cmov (operands, 0, NULL);"
2459   [(set_attr "length" "4")])
2460
2461 (define_insn "movf4"
2462   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r,r,r,r")
2463         (if_then_else:SI
2464          (ne (eq:SI (reg:CC 17) (const_int 0)) (const_int 0))
2465          (match_operand:SI 1 "mcore_arith_imm_operand" "r,0,U,0")
2466          (match_operand:SI 2 "mcore_arith_imm_operand" "0,r,0,U")))]
2467   ""
2468   "@
2469     movf        %0,%1
2470     movt        %0,%2
2471     clrf        %0
2472     clrt        %0")
2473
2474 ;; ------------------------------------------------------------------------
2475 ;; ne/ne
2476 ;; ------------------------------------------------------------------------
2477
2478 ; experimental conditional move with two constants +/- 1  BRC
2479 (define_insn "movtK_8"
2480   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
2481         (if_then_else:SI
2482             (ne (ne:SI (reg:CC 17) (const_int 0)) (const_int 0))
2483           (match_operand:SI 1 "mcore_arith_O_operand" "O")
2484           (match_operand:SI 2 "mcore_arith_O_operand" "O")))]
2485   "GET_CODE (operands[1]) == CONST_INT &&
2486    GET_CODE (operands[2]) == CONST_INT &&
2487    ((INTVAL (operands[1]) - INTVAL (operands[2]) == 1) ||
2488     (INTVAL (operands[2]) - INTVAL (operands[1]) == 1))"
2489   "* return mcore_output_cmov (operands, 1, NULL);"
2490   [(set_attr "length" "4")])
2491
2492 (define_insn "movt4"
2493   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r,r,r,r")
2494         (if_then_else:SI
2495          (ne (ne:SI (reg:CC 17) (const_int 0)) (const_int 0))
2496          (match_operand:SI 1 "mcore_arith_imm_operand" "r,0,U,0")
2497          (match_operand:SI 2 "mcore_arith_imm_operand" "0,r,0,U")))]
2498   ""
2499   "@
2500     movt        %0,%1
2501     movf        %0,%2
2502     clrt        %0
2503     clrf        %0")
2504
2505 ;; Also need patterns to recognize lt/ge, since otherwise the compiler will
2506 ;; try to output not/asri/tstne/movf.
2507
2508 ;; ------------------------------------------------------------------------
2509 ;; lt
2510 ;; ------------------------------------------------------------------------
2511
2512 ; experimental conditional move with two constants +/- 1  BRC
2513 (define_insn "movtK_9"
2514   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
2515         (if_then_else:SI
2516             (lt (match_operand:SI 1 "mcore_arith_reg_operand" "r")
2517                 (const_int 0))
2518           (match_operand:SI 2 "mcore_arith_O_operand" "O")
2519           (match_operand:SI 3 "mcore_arith_O_operand" "O")))]
2520   "GET_CODE (operands[2]) == CONST_INT &&
2521    GET_CODE (operands[3]) == CONST_INT &&
2522    ((INTVAL (operands[2]) - INTVAL (operands[3]) == 1) ||
2523     (INTVAL (operands[3]) - INTVAL (operands[2]) == 1))"
2524   "*
2525 {
2526    rtx out_operands[4];
2527    out_operands[0] = operands[0];
2528    out_operands[1] = operands[2];
2529    out_operands[2] = operands[3];
2530    out_operands[3] = operands[1];
2531
2532    return mcore_output_cmov (out_operands, 1, \"btsti   %3,31\");
2533 }"
2534   [(set_attr "length" "6")])
2535
2536 (define_insn "movt5"
2537   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r,r,r,r")
2538         (if_then_else:SI (lt (match_operand:SI 1 "mcore_arith_reg_operand" "r,r,r,r")
2539                              (const_int 0))
2540                          (match_operand:SI 2 "mcore_arith_imm_operand" "r,0,U,0")
2541                          (match_operand:SI 3 "mcore_arith_imm_operand" "0,r,0,U")))]
2542   ""
2543   "@
2544     btsti       %1,31\;movt     %0,%2
2545     btsti       %1,31\;movf     %0,%3
2546     btsti       %1,31\;clrt     %0
2547     btsti       %1,31\;clrf     %0"
2548   [(set_attr "length" "4")])
2549
2550
2551 ;; ------------------------------------------------------------------------
2552 ;; ge
2553 ;; ------------------------------------------------------------------------
2554
2555 ; experimental conditional move with two constants +/- 1  BRC
2556 (define_insn "movtK_10"
2557   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
2558         (if_then_else:SI
2559             (ge (match_operand:SI 1 "mcore_arith_reg_operand" "r")
2560                 (const_int 0))
2561           (match_operand:SI 2 "mcore_arith_O_operand" "O")
2562           (match_operand:SI 3 "mcore_arith_O_operand" "O")))]
2563   "GET_CODE (operands[2]) == CONST_INT &&
2564    GET_CODE (operands[3]) == CONST_INT &&
2565    ((INTVAL (operands[2]) - INTVAL (operands[3]) == 1) ||
2566     (INTVAL (operands[3]) - INTVAL (operands[2]) == 1))"
2567   "*
2568 {
2569   rtx out_operands[4];
2570   out_operands[0] = operands[0];
2571   out_operands[1] = operands[2];
2572   out_operands[2] = operands[3];
2573   out_operands[3] = operands[1];
2574
2575    return mcore_output_cmov (out_operands, 0, \"btsti   %3,31\");
2576 }"
2577   [(set_attr "length" "6")])
2578
2579 (define_insn "movf5"
2580   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r,r,r,r")
2581         (if_then_else:SI (ge (match_operand:SI 1 "mcore_arith_reg_operand" "r,r,r,r")
2582                              (const_int 0))
2583                          (match_operand:SI 2 "mcore_arith_imm_operand" "r,0,U,0")
2584                          (match_operand:SI 3 "mcore_arith_imm_operand" "0,r,0,U")))]
2585   ""
2586   "@
2587     btsti       %1,31\;movf     %0,%2
2588     btsti       %1,31\;movt     %0,%3
2589     btsti       %1,31\;clrf     %0
2590     btsti       %1,31\;clrt     %0"
2591   [(set_attr "length" "4")])
2592
2593 ;; ------------------------------------------------------------------------
2594 ;; Bitfield extract (xtrbN)
2595 ;; ------------------------------------------------------------------------
2596
2597 ; sometimes we're better off using QI/HI mode and letting the machine indep.
2598 ; part expand insv and extv.
2599 ;
2600 ; e.g., sequences like:a        [an insertion]
2601 ;
2602 ;      ldw r8,(r6)
2603 ;      movi r7,0x00ffffff
2604 ;      and r8,r7                 r7 dead
2605 ;      stw r8,(r6)                r8 dead
2606 ;
2607 ; become:
2608 ;
2609 ;      movi r8,0
2610 ;      stb r8,(r6)              r8 dead
2611 ;
2612 ; it looks like always using SI mode is a win except in this type of code
2613 ; (when adjacent bit fields collapse on a byte or halfword boundary).  when
2614 ; expanding with SI mode, non-adjacent bit field masks fold, but with QI/HI
2615 ; mode, they do not.  one thought is to add some peepholes to cover cases
2616 ; like the above, but this is not a general solution.
2617 ;
2618 ; -mword-bitfields expands/inserts using SI mode.  otherwise, do it with
2619 ; the smallest mode possible (using the machine indep. expansions).  BRC
2620
2621 ;(define_expand "extv"
2622 ;  [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
2623 ;       (sign_extract:SI (match_operand:SI 1 "mcore_arith_reg_operand" "")
2624 ;                        (match_operand:SI 2 "const_int_operand" "")
2625 ;                        (match_operand:SI 3 "const_int_operand" "")))
2626 ;   (clobber (reg:CC 17))]
2627 ;  ""
2628 ;  "
2629 ;{
2630 ;  if (INTVAL (operands[1]) != 8 || INTVAL (operands[2]) % 8 != 0)
2631 ;    {
2632 ;     if (TARGET_W_FIELD)
2633 ;       {
2634 ;        rtx lshft = GEN_INT (32 - (INTVAL (operands[2]) + INTVAL (operands[3])));
2635 ;        rtx rshft = GEN_INT (32 - INTVAL (operands[2]));
2636 ;
2637 ;        emit_insn (gen_rtx_SET (SImode, operands[0], operands[1]));
2638 ;        emit_insn (gen_rtx_SET (SImode, operands[0],
2639 ;                            gen_rtx_ASHIFT (SImode, operands[0], lshft)));
2640 ;        emit_insn (gen_rtx_SET (SImode, operands[0],
2641 ;                            gen_rtx_ASHIFTRT (SImode, operands[0], rshft)));
2642 ;        DONE;
2643 ;     }
2644 ;     else
2645 ;        FAIL;
2646 ;  }
2647 ;}")
2648
2649 (define_expand "extv"
2650   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
2651         (sign_extract:SI (match_operand:SI 1 "mcore_arith_reg_operand" "")
2652                          (match_operand:SI 2 "const_int_operand" "")
2653                          (match_operand:SI 3 "const_int_operand" "")))
2654    (clobber (reg:CC 17))]
2655   ""
2656   "
2657 {
2658   if (INTVAL (operands[2]) == 8 && INTVAL (operands[3]) % 8 == 0)
2659     {
2660        /* 8 bit field, aligned properly, use the xtrb[0123]+sext sequence.  */
2661        /* not DONE, not FAIL, but let the RTL get generated....  */
2662     }
2663   else if (TARGET_W_FIELD)
2664     {
2665       /* Arbitrary placement; note that the tree->rtl generator will make
2666          something close to this if we return FAIL  */
2667       rtx lshft = GEN_INT (32 - (INTVAL (operands[2]) + INTVAL (operands[3])));
2668       rtx rshft = GEN_INT (32 - INTVAL (operands[2]));
2669       rtx tmp1 = gen_reg_rtx (SImode);
2670       rtx tmp2 = gen_reg_rtx (SImode);
2671
2672       emit_insn (gen_rtx_SET (SImode, tmp1, operands[1]));
2673       emit_insn (gen_rtx_SET (SImode, tmp2,
2674                          gen_rtx_ASHIFT (SImode, tmp1, lshft)));
2675       emit_insn (gen_rtx_SET (SImode, operands[0],
2676                          gen_rtx_ASHIFTRT (SImode, tmp2, rshft)));
2677       DONE;
2678     }
2679   else
2680     {
2681       /* Let the caller choose an alternate sequence.  */
2682       FAIL;
2683     }
2684 }")
2685
2686 (define_expand "extzv"
2687   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
2688         (zero_extract:SI (match_operand:SI 1 "mcore_arith_reg_operand" "")
2689                          (match_operand:SI 2 "const_int_operand" "")
2690                          (match_operand:SI 3 "const_int_operand" "")))
2691    (clobber (reg:CC 17))]
2692   ""
2693   "
2694 {
2695   if (INTVAL (operands[2]) == 8 && INTVAL (operands[3]) % 8 == 0)
2696     {
2697        /* 8 bit field, aligned properly, use the xtrb[0123] sequence.  */
2698        /* Let the template generate some RTL....  */
2699     }
2700   else if (CONST_OK_FOR_K ((1 << INTVAL (operands[2])) - 1))
2701     {
2702       /* A narrow bit-field (<=5 bits) means we can do a shift to put
2703          it in place and then use an andi to extract it.
2704          This is as good as a shiftleft/shiftright.  */
2705
2706       rtx shifted;
2707       rtx mask = GEN_INT ((1 << INTVAL (operands[2])) - 1);
2708
2709       if (INTVAL (operands[3]) == 0)
2710         {
2711           shifted = operands[1];
2712         }
2713       else
2714         {
2715           rtx rshft = GEN_INT (INTVAL (operands[3]));
2716           shifted = gen_reg_rtx (SImode);
2717           emit_insn (gen_rtx_SET (SImode, shifted,
2718                          gen_rtx_LSHIFTRT (SImode, operands[1], rshft)));
2719         }
2720      emit_insn (gen_rtx_SET (SImode, operands[0],
2721                        gen_rtx_AND (SImode, shifted, mask)));
2722      DONE;
2723    }
2724  else if (TARGET_W_FIELD)
2725    {
2726      /* Arbitrary pattern; play shift/shift games to get it.
2727       * this is pretty much what the caller will do if we say FAIL */
2728      rtx lshft = GEN_INT (32 - (INTVAL (operands[2]) + INTVAL (operands[3])));
2729      rtx rshft = GEN_INT (32 - INTVAL (operands[2]));
2730      rtx tmp1 = gen_reg_rtx (SImode);
2731      rtx tmp2 = gen_reg_rtx (SImode);
2732
2733      emit_insn (gen_rtx_SET (SImode, tmp1, operands[1]));
2734      emit_insn (gen_rtx_SET (SImode, tmp2,
2735                          gen_rtx_ASHIFT (SImode, tmp1, lshft)));
2736      emit_insn (gen_rtx_SET (SImode, operands[0],
2737                        gen_rtx_LSHIFTRT (SImode, tmp2, rshft)));
2738      DONE;
2739    }
2740  else
2741    {
2742      /* Make the compiler figure out some alternative mechanism.  */
2743      FAIL;
2744    }
2745
2746  /* Emit the RTL pattern; something will match it later.  */
2747 }")
2748
2749 (define_expand "insv"
2750   [(set (zero_extract:SI (match_operand:SI 0 "mcore_arith_reg_operand" "")
2751                          (match_operand:SI 1 "const_int_operand" "")
2752                          (match_operand:SI 2 "const_int_operand" ""))
2753         (match_operand:SI 3 "general_operand" ""))
2754    (clobber (reg:CC 17))]
2755   ""
2756   "
2757 {
2758   if (mcore_expand_insv (operands))
2759     {
2760       DONE;
2761     }
2762   else
2763     {
2764       FAIL;
2765     }
2766 }")
2767
2768 ;;
2769 ;; the xtrb[0123] instructions handily get at 8-bit fields on nice boundaries.
2770 ;; but then, they do force you through r1.
2771 ;;
2772 ;; the combiner will build such patterns for us, so we'll make them available
2773 ;; for its use.
2774 ;;
2775 ;; Note that we have both SIGNED and UNSIGNED versions of these...
2776 ;;
2777
2778 ;;
2779 ;; These no longer worry about the clobbering of CC bit; not sure this is
2780 ;; good...
2781 ;;
2782 ;; the SIGNED versions of these
2783 ;;
2784 (define_insn ""
2785   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r,b")
2786         (sign_extract:SI (match_operand:SI 1 "mcore_arith_reg_operand" "0,r") (const_int 8) (const_int 24)))]
2787   ""
2788   "@
2789         asri    %0,24
2790         xtrb0   %0,%1\;sextb    %0"
2791   [(set_attr "type" "shift")])
2792
2793 (define_insn ""
2794   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=b")
2795         (sign_extract:SI (match_operand:SI 1 "mcore_arith_reg_operand" "r") (const_int 8) (const_int 16)))]
2796   ""
2797   "xtrb1        %0,%1\;sextb    %0"
2798   [(set_attr "type" "shift")])
2799
2800 (define_insn ""
2801   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=b")
2802         (sign_extract:SI (match_operand:SI 1 "mcore_arith_reg_operand" "r") (const_int 8) (const_int 8)))]
2803   ""
2804   "xtrb2        %0,%1\;sextb    %0"
2805   [(set_attr "type" "shift")])
2806
2807 (define_insn ""
2808   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
2809         (sign_extract:SI (match_operand:SI 1 "mcore_arith_reg_operand" "0") (const_int 8) (const_int 0)))]
2810   ""
2811   "sextb        %0"
2812   [(set_attr "type" "shift")])
2813
2814 ;; the UNSIGNED uses of xtrb[0123]
2815 ;;
2816 (define_insn ""
2817   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r,b")
2818         (zero_extract:SI (match_operand:SI 1 "mcore_arith_reg_operand" "0,r") (const_int 8) (const_int 24)))]
2819   ""
2820   "@
2821         lsri    %0,24
2822         xtrb0   %0,%1"
2823   [(set_attr "type" "shift")])
2824
2825 (define_insn ""
2826   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=b")
2827         (zero_extract:SI (match_operand:SI 1 "mcore_arith_reg_operand" "r") (const_int 8) (const_int 16)))]
2828   ""
2829   "xtrb1        %0,%1"
2830   [(set_attr "type" "shift")])
2831
2832 (define_insn ""
2833   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=b")
2834         (zero_extract:SI (match_operand:SI 1 "mcore_arith_reg_operand" "r") (const_int 8) (const_int 8)))]
2835   ""
2836   "xtrb2        %0,%1"
2837   [(set_attr "type" "shift")])
2838
2839 ;; This can be peepholed if it follows a ldb ...
2840 (define_insn ""
2841   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r,b")
2842         (zero_extract:SI (match_operand:SI 1 "mcore_arith_reg_operand" "0,r") (const_int 8) (const_int 0)))]
2843   ""
2844   "@
2845         zextb   %0
2846         xtrb3   %0,%1\;zextb    %0"
2847   [(set_attr "type" "shift")])
2848
2849
2850 ;; ------------------------------------------------------------------------
2851 ;; Block move - adapted from m88k.md
2852 ;; ------------------------------------------------------------------------
2853
2854 (define_expand "movmemsi"
2855   [(parallel [(set (mem:BLK (match_operand:BLK 0 "" ""))
2856                    (mem:BLK (match_operand:BLK 1 "" "")))
2857               (use (match_operand:SI 2 "general_operand" ""))
2858               (use (match_operand:SI 3 "immediate_operand" ""))])]
2859   ""
2860   "
2861 {
2862   if (mcore_expand_block_move (operands))
2863     DONE;
2864   else
2865     FAIL;
2866 }")
2867
2868 ;; ;;; ??? These patterns are meant to be generated from expand_block_move,
2869 ;; ;;; but they currently are not.
2870 ;;
2871 ;; (define_insn ""
2872 ;;   [(set (match_operand:QI 0 "mcore_arith_reg_operand" "=r")
2873 ;;      (match_operand:BLK 1 "mcore_general_movsrc_operand" "m"))]
2874 ;;   ""
2875 ;;   "ld.b      %0,%1"
2876 ;;   [(set_attr "type" "load")])
2877 ;;
2878 ;; (define_insn ""
2879 ;;   [(set (match_operand:HI 0 "mcore_arith_reg_operand" "=r")
2880 ;;      (match_operand:BLK 1 "mcore_general_movsrc_operand" "m"))]
2881 ;;   ""
2882 ;;   "ld.h      %0,%1"
2883 ;;   [(set_attr "type" "load")])
2884 ;;
2885 ;; (define_insn ""
2886 ;;   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
2887 ;;      (match_operand:BLK 1 "mcore_general_movsrc_operand" "m"))]
2888 ;;   ""
2889 ;;   "ld.w      %0,%1"
2890 ;;   [(set_attr "type" "load")])
2891 ;;
2892 ;; (define_insn ""
2893 ;;   [(set (match_operand:BLK 0 "mcore_general_movdst_operand" "=m")
2894 ;;      (match_operand:QI 1 "mcore_arith_reg_operand" "r"))]
2895 ;;   ""
2896 ;;   "st.b      %1,%0"
2897 ;;   [(set_attr "type" "store")])
2898 ;;
2899 ;; (define_insn ""
2900 ;;   [(set (match_operand:BLK 0 "mcore_general_movdst_operand" "=m")
2901 ;;      (match_operand:HI 1 "mcore_arith_reg_operand" "r"))]
2902 ;;   ""
2903 ;;   "st.h      %1,%0"
2904 ;;   [(set_attr "type" "store")])
2905 ;;
2906 ;; (define_insn ""
2907 ;;   [(set (match_operand:BLK 0 "mcore_general_movdst_operand" "=m")
2908 ;;      (match_operand:SI 1 "mcore_arith_reg_operand" "r"))]
2909 ;;   ""
2910 ;;   "st.w      %1,%0"
2911 ;;   [(set_attr "type" "store")])
2912 \f
2913 ;; ------------------------------------------------------------------------
2914 ;; Misc Optimizing quirks
2915 ;; ------------------------------------------------------------------------
2916
2917 ;; pair to catch constructs like:  (int *)((p+=4)-4) which happen
2918 ;; in stdarg/varargs traversal. This changes a 3 insn sequence to a 2
2919 ;; insn sequence. -- RBE 11/30/95
2920 (define_insn ""
2921   [(parallel[
2922       (set (match_operand:SI 0 "mcore_arith_reg_operand" "=r")
2923            (match_operand:SI 1 "mcore_arith_reg_operand" "+r"))
2924       (set (match_dup 1) (plus:SI (match_dup 1) (match_operand 2 "mcore_arith_any_imm_operand" "")))])]
2925   "GET_CODE(operands[2]) == CONST_INT"
2926   "#"
2927   [(set_attr "length" "4")])
2928
2929 (define_split
2930   [(parallel[
2931       (set (match_operand:SI 0 "mcore_arith_reg_operand" "")
2932            (match_operand:SI 1 "mcore_arith_reg_operand" ""))
2933       (set (match_dup 1) (plus:SI (match_dup 1) (match_operand 2 "mcore_arith_any_imm_operand" "")))])]
2934   "GET_CODE(operands[2]) == CONST_INT &&
2935    operands[0] != operands[1]"
2936   [(set (match_dup 0) (match_dup 1))
2937    (set (match_dup 1) (plus:SI (match_dup 1) (match_dup 2)))])
2938
2939 \f
2940 ;;; Peepholes
2941
2942 ; note: in the following patterns, use mcore_is_dead() to ensure that the
2943 ; reg we may be trashing really is dead.  reload doesn't always mark
2944 ; deaths, so mcore_is_dead() (see mcore.c) scans forward to find its death.  BRC
2945
2946 ;;; A peephole to convert the 3 instruction sequence generated by reload
2947 ;;; to load a FP-offset address into a 2 instruction sequence.
2948 ;;; ??? This probably never matches anymore.
2949 (define_peephole
2950   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "r")
2951         (match_operand:SI 1 "const_int_operand" "J"))
2952    (set (match_dup 0) (neg:SI (match_dup 0)))
2953    (set (match_dup 0)
2954         (plus:SI (match_dup 0)
2955                  (match_operand:SI 2 "mcore_arith_reg_operand" "r")))]
2956   "CONST_OK_FOR_J (INTVAL (operands[1]))"
2957   "error\;mov   %0,%2\;subi     %0,%1")
2958
2959 ;; Moves of inlinable constants are done late, so when a 'not' is generated
2960 ;; it is never combined with the following 'and' to generate an 'andn' b/c
2961 ;; the combiner never sees it.  use a peephole to pick up this case (happens
2962 ;; mostly with bitfields)  BRC
2963
2964 (define_peephole
2965   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "r")
2966         (match_operand:SI 1 "const_int_operand" "i"))
2967    (set (match_operand:SI 2 "mcore_arith_reg_operand" "r")
2968         (and:SI (match_dup 2) (match_dup 0)))]
2969   "mcore_const_trick_uses_not (INTVAL (operands[1])) &&
2970         operands[0] != operands[2] &&
2971         mcore_is_dead (insn, operands[0])"
2972   "* return mcore_output_andn (insn, operands);")
2973
2974 ; when setting or clearing just two bits, it's cheapest to use two bseti's
2975 ; or bclri's.  only happens when relaxing immediates.  BRC
2976
2977 (define_peephole
2978   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
2979         (match_operand:SI 1 "const_int_operand" ""))
2980    (set (match_operand:SI 2 "mcore_arith_reg_operand" "")
2981         (ior:SI (match_dup 2) (match_dup 0)))]
2982   "TARGET_HARDLIT
2983    && mcore_num_ones (INTVAL (operands[1])) == 2
2984    && mcore_is_dead (insn, operands[0])"
2985   "* return mcore_output_bseti (operands[2], INTVAL (operands[1]));")
2986
2987 (define_peephole
2988   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
2989         (match_operand:SI 1 "const_int_operand" ""))
2990    (set (match_operand:SI 2 "mcore_arith_reg_operand" "")
2991         (and:SI (match_dup 2) (match_dup 0)))]
2992   "TARGET_HARDLIT && mcore_num_zeros (INTVAL (operands[1])) == 2 &&
2993        mcore_is_dead (insn, operands[0])"
2994   "* return mcore_output_bclri (operands[2], INTVAL (operands[1]));")
2995
2996 ; change an and with a mask that has a single cleared bit into a bclri.  this
2997 ; handles QI and HI mode values using the knowledge that the most significant
2998 ; bits don't matter.
2999
3000 (define_peephole
3001   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
3002         (match_operand:SI 1 "const_int_operand" ""))
3003    (set (match_operand:SI 2 "mcore_arith_reg_operand" "")
3004         (and:SI (match_operand:SI 3 "mcore_arith_reg_operand" "")
3005                 (match_dup 0)))]
3006   "GET_CODE (operands[3]) == SUBREG &&
3007       GET_MODE (SUBREG_REG (operands[3])) == QImode &&
3008       mcore_num_zeros (INTVAL (operands[1]) | 0xffffff00) == 1 &&
3009       mcore_is_dead (insn, operands[0])"
3010 "*
3011   if (! mcore_is_same_reg (operands[2], operands[3]))
3012     output_asm_insn (\"mov\\t%2,%3\", operands);
3013   return mcore_output_bclri (operands[2], INTVAL (operands[1]) | 0xffffff00);")
3014
3015 /* Do not fold these together -- mode is lost at final output phase.  */
3016
3017 (define_peephole
3018   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
3019         (match_operand:SI 1 "const_int_operand" ""))
3020    (set (match_operand:SI 2 "mcore_arith_reg_operand" "")
3021         (and:SI (match_operand:SI 3 "mcore_arith_reg_operand" "")
3022                 (match_dup 0)))]
3023   "GET_CODE (operands[3]) == SUBREG &&
3024       GET_MODE (SUBREG_REG (operands[3])) == HImode &&
3025       mcore_num_zeros (INTVAL (operands[1]) | 0xffff0000) == 1 &&
3026       operands[2] == operands[3] &&
3027       mcore_is_dead (insn, operands[0])"
3028 "*
3029   if (! mcore_is_same_reg (operands[2], operands[3]))
3030     output_asm_insn (\"mov\\t%2,%3\", operands);
3031   return mcore_output_bclri (operands[2], INTVAL (operands[1]) | 0xffff0000);")
3032
3033 ; This peephole helps when using -mwide-bitfields to widen fields so they
3034 ; collapse.   This, however, has the effect that a narrower mode is not used
3035 ; when desirable.
3036 ;
3037 ; e.g., sequences like:
3038 ;
3039 ;      ldw r8,(r6)
3040 ;      movi r7,0x00ffffff
3041 ;      and r8,r7                 r7 dead
3042 ;      stw r8,(r6)                r8 dead
3043 ;
3044 ; get peepholed to become:
3045 ;
3046 ;      movi r8,0
3047 ;      stb r8,(r6)              r8 dead
3048 ;
3049 ; Do only easy addresses that have no offset.  This peephole is also applied
3050 ; to halfwords.  We need to check that the load is non-volatile before we get
3051 ; rid of it.
3052
3053 (define_peephole
3054   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
3055         (match_operand:SI 1 "memory_operand" ""))
3056    (set (match_operand:SI 2 "mcore_arith_reg_operand" "")
3057         (match_operand:SI 3 "const_int_operand" ""))
3058    (set (match_dup 0) (and:SI (match_dup 0) (match_dup 2)))
3059    (set (match_operand:SI 4 "memory_operand" "") (match_dup 0))]
3060   "mcore_is_dead (insn, operands[0]) &&
3061    ! MEM_VOLATILE_P (operands[1]) &&
3062    mcore_is_dead (insn, operands[2]) &&
3063    (mcore_byte_offset (INTVAL (operands[3])) > -1 ||
3064     mcore_halfword_offset (INTVAL (operands[3])) > -1) &&
3065    ! MEM_VOLATILE_P (operands[4]) &&
3066    GET_CODE (XEXP (operands[4], 0)) == REG"
3067 "*
3068 {
3069    int ofs;
3070    enum machine_mode mode;
3071    rtx base_reg = XEXP (operands[4], 0);
3072
3073    if ((ofs = mcore_byte_offset (INTVAL (operands[3]))) > -1)
3074       mode = QImode;
3075    else if ((ofs = mcore_halfword_offset (INTVAL (operands[3]))) > -1)
3076       mode = HImode;
3077    else
3078       gcc_unreachable ();
3079
3080    if (ofs > 0)
3081       operands[4] = gen_rtx_MEM (mode,
3082                               gen_rtx_PLUS (SImode, base_reg, GEN_INT(ofs)));
3083    else
3084       operands[4] = gen_rtx_MEM (mode, base_reg);
3085
3086    if (mode == QImode)
3087       return \"movi     %0,0\\n\\tst.b  %0,%4\";
3088
3089    return \"movi        %0,0\\n\\tst.h  %0,%4\";
3090 }")
3091
3092 ; from sop11. get btsti's for (LT A 0) where A is a QI or HI value
3093
3094 (define_peephole
3095   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "r")
3096         (sign_extend:SI (match_operand:QI 1 "mcore_arith_reg_operand" "0")))
3097    (set (reg:CC 17)
3098         (lt:CC (match_dup 0)
3099             (const_int 0)))]
3100   "mcore_is_dead (insn, operands[0])"
3101   "btsti        %0,7")
3102
3103 (define_peephole
3104   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "r")
3105         (sign_extend:SI (match_operand:HI 1 "mcore_arith_reg_operand" "0")))
3106    (set (reg:CC 17)
3107         (lt:CC (match_dup 0)
3108             (const_int 0)))]
3109   "mcore_is_dead (insn, operands[0])"
3110   "btsti        %0,15")
3111
3112 ; Pick up a tst.  This combination happens because the immediate is not
3113 ; allowed to fold into one of the operands of the tst.  Does not happen
3114 ; when relaxing immediates.  BRC
3115
3116 (define_peephole
3117   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
3118         (match_operand:SI 1 "mcore_arith_reg_operand" ""))
3119    (set (match_dup 0)
3120         (and:SI (match_dup 0)
3121                 (match_operand:SI 2 "mcore_literal_K_operand" "")))
3122    (set (reg:CC 17) (ne:CC (match_dup 0) (const_int 0)))]
3123   "mcore_is_dead (insn, operands[0])"
3124   "movi %0,%2\;tst      %1,%0")
3125
3126 (define_peephole
3127   [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
3128         (if_then_else:SI (ne (zero_extract:SI
3129                                 (match_operand:SI 1 "mcore_arith_reg_operand" "")
3130                                 (const_int 1)
3131                                 (match_operand:SI 2 "mcore_literal_K_operand" ""))
3132                              (const_int 0))
3133            (match_operand:SI 3 "mcore_arith_imm_operand" "")
3134            (match_operand:SI 4 "mcore_arith_imm_operand" "")))
3135     (set (reg:CC 17) (ne:CC (match_dup 0) (const_int 0)))]
3136   ""
3137 "*
3138 {
3139   unsigned int op0 = REGNO (operands[0]);
3140
3141   if (GET_CODE (operands[3]) == REG)
3142     {
3143      if (REGNO (operands[3]) == op0 && GET_CODE (operands[4]) == CONST_INT
3144          && INTVAL (operands[4]) == 0)
3145         return \"btsti  %1,%2\\n\\tclrf %0\";
3146      else if (GET_CODE (operands[4]) == REG)
3147        {
3148         if (REGNO (operands[4]) == op0)
3149            return \"btsti       %1,%2\\n\\tmovf %0,%3\";
3150         else if (REGNO (operands[3]) == op0)
3151            return \"btsti       %1,%2\\n\\tmovt %0,%4\";
3152        }
3153
3154      gcc_unreachable ();
3155     }
3156   else if (GET_CODE (operands[3]) == CONST_INT
3157            && INTVAL (operands[3]) == 0
3158            && GET_CODE (operands[4]) == REG)
3159      return \"btsti     %1,%2\\n\\tclrt %0\";
3160
3161   gcc_unreachable ();
3162 }")
3163
3164 ; experimental - do the constant folding ourselves.  note that this isn't
3165 ;   re-applied like we'd really want.  i.e., four ands collapse into two
3166 ;   instead of one.  this is because peepholes are applied as a sliding
3167 ;   window.  the peephole does not generate new rtl's, but instead slides
3168 ;   across the rtl's generating machine instructions.  it would be nice
3169 ;   if the peephole optimizer is changed to re-apply patterns and to gen
3170 ;   new rtl's.  this is more flexible.  the pattern below helps when we're
3171 ;   not using relaxed immediates.   BRC
3172
3173 ;(define_peephole
3174 ;  [(set (match_operand:SI 0 "mcore_arith_reg_operand" "")
3175 ;        (match_operand:SI 1 "const_int_operand" ""))
3176 ;   (set (match_operand:SI 2 "mcore_arith_reg_operand" "")
3177 ;          (and:SI (match_dup 2) (match_dup 0)))
3178 ;   (set (match_dup 0)
3179 ;        (match_operand:SI 3 "const_int_operand" ""))
3180 ;   (set (match_dup 2)
3181 ;           (and:SI (match_dup 2) (match_dup 0)))]
3182 ;  "!TARGET_RELAX_IMM && mcore_is_dead (insn, operands[0]) &&
3183 ;       mcore_const_ok_for_inline (INTVAL (operands[1]) & INTVAL (operands[3]))"
3184 ;  "*
3185 ;{
3186 ;  rtx out_operands[2];
3187 ;  out_operands[0] = operands[0];
3188 ;  out_operands[1] = GEN_INT (INTVAL (operands[1]) & INTVAL (operands[3]));
3189 ;
3190 ;  output_inline_const (SImode, out_operands);
3191 ;
3192 ;  output_asm_insn (\"and       %2,%0\", operands);
3193 ;
3194 ;  return \"\";
3195 ;}")
3196
3197 ; BRC: for inlining get rid of extra test - experimental
3198 ;(define_peephole
3199 ;  [(set (match_operand:SI 0 "mcore_arith_reg_operand" "r")
3200 ;          (ne:SI (reg:CC 17) (const_int 0)))
3201 ;   (set (reg:CC 17) (ne:CC (match_dup 0) (const_int 0)))
3202 ;   (set (pc)
3203 ;       (if_then_else (eq (reg:CC 17) (const_int 0))
3204 ;         (label_ref (match_operand 1 "" ""))
3205 ;         (pc)))]
3206 ;   ""
3207 ;   "*
3208 ;{
3209 ;  if (get_attr_length (insn) == 10)
3210 ;    {
3211 ;      output_asm_insn (\"bt    2f\\n\\tjmpi    [1f]\", operands);
3212 ;      output_asm_insn (\".align        2\\n1:\", operands);
3213 ;      output_asm_insn (\".long %1\\n2:\", operands);
3214 ;      return \"\";
3215 ;    }
3216 ;  return \"bf  %l1\";
3217 ;}")
3218
3219 \f
3220 ;;; Special patterns for dealing with the constant pool.
3221
3222 ;;; 4 byte integer in line.
3223
3224 (define_insn "consttable_4"
3225  [(unspec_volatile [(match_operand:SI 0 "general_operand" "=g")] 0)]
3226  ""
3227  "*
3228 {
3229   assemble_integer (operands[0], 4, BITS_PER_WORD, 1);
3230   return \"\";
3231 }"
3232  [(set_attr "length" "4")])
3233
3234 ;;; align to a four byte boundary.
3235
3236 (define_insn "align_4"
3237  [(unspec_volatile [(const_int 0)] 1)]
3238  ""
3239  ".align 2")
3240
3241 ;;; Handle extra constant pool entries created during final pass.
3242
3243 (define_insn "consttable_end"
3244   [(unspec_volatile [(const_int 0)] 2)]
3245   ""
3246   "* return mcore_output_jump_label_table ();")
3247 \f
3248 ;;
3249 ;; Stack allocation -- in particular, for alloca().
3250 ;; this is *not* what we use for entry into functions.
3251 ;;
3252 ;; This is how we allocate stack space.  If we are allocating a
3253 ;; constant amount of space and we know it is less than 4096
3254 ;; bytes, we need do nothing.
3255 ;;
3256 ;; If it is more than 4096 bytes, we need to probe the stack
3257 ;; periodically.
3258 ;;
3259 ;; operands[1], the distance is a POSITIVE number indicating that we
3260 ;; are allocating stack space
3261 ;;
3262 (define_expand "allocate_stack"
3263   [(set (reg:SI 0)
3264         (plus:SI (reg:SI 0)
3265                  (match_operand:SI 1 "general_operand" "")))
3266    (set (match_operand:SI 0 "register_operand" "=r")
3267         (match_dup 2))]
3268   ""
3269   "
3270 {
3271   /* If he wants no probing, just do it for him.  */
3272   if (mcore_stack_increment == 0)
3273     {
3274       emit_insn (gen_addsi3 (stack_pointer_rtx, stack_pointer_rtx,operands[1]));
3275 ;;      emit_move_insn (operands[0], virtual_stack_dynamic_rtx);
3276       DONE;
3277     }
3278
3279   /* For small constant growth, we unroll the code.  */
3280   if (GET_CODE (operands[1]) == CONST_INT
3281       && INTVAL (operands[1]) < 8 * STACK_UNITS_MAXSTEP)
3282     {
3283       HOST_WIDE_INT left = INTVAL(operands[1]);
3284
3285       /* If it's a long way, get close enough for a last shot.  */
3286       if (left >= STACK_UNITS_MAXSTEP)
3287         {
3288           rtx tmp = gen_reg_rtx (Pmode);
3289           emit_insn (gen_movsi (tmp, GEN_INT (STACK_UNITS_MAXSTEP)));
3290           do
3291             {
3292               rtx memref = gen_rtx_MEM (SImode, stack_pointer_rtx);
3293
3294               MEM_VOLATILE_P (memref) = 1;
3295               emit_insn (gen_subsi3 (stack_pointer_rtx, stack_pointer_rtx, tmp));
3296               emit_insn (gen_movsi (memref, stack_pointer_rtx));
3297               left -= STACK_UNITS_MAXSTEP;
3298             }
3299           while (left > STACK_UNITS_MAXSTEP);
3300         }
3301       /* Perform the final adjustment.  */
3302       emit_insn (gen_addsi3 (stack_pointer_rtx, stack_pointer_rtx, GEN_INT (-left)));
3303 ;;      emit_move_insn (operands[0], virtual_stack_dynamic_rtx);
3304       DONE;
3305     }
3306   else
3307     {
3308       rtx out_label = 0;
3309       rtx loop_label = gen_label_rtx ();
3310       rtx step = gen_reg_rtx (Pmode);
3311       rtx tmp = gen_reg_rtx (Pmode);
3312       rtx memref;
3313
3314 #if 1
3315       emit_insn (gen_movsi (tmp, operands[1]));
3316       emit_insn (gen_movsi (step, GEN_INT (STACK_UNITS_MAXSTEP)));
3317
3318       if (GET_CODE (operands[1]) != CONST_INT)
3319         {
3320           out_label = gen_label_rtx ();
3321           emit_insn (gen_cmpsi (step, tmp));            /* quick out */
3322           emit_jump_insn (gen_bgeu (out_label));
3323         }
3324
3325       /* Run a loop that steps it incrementally.  */
3326       emit_label (loop_label);
3327
3328       /* Extend a step, probe, and adjust remaining count.  */
3329       emit_insn(gen_subsi3(stack_pointer_rtx, stack_pointer_rtx, step));
3330       memref = gen_rtx_MEM (SImode, stack_pointer_rtx);
3331       MEM_VOLATILE_P (memref) = 1;
3332       emit_insn(gen_movsi(memref, stack_pointer_rtx));
3333       emit_insn(gen_subsi3(tmp, tmp, step));
3334
3335       /* Loop condition -- going back up.  */
3336       emit_insn (gen_cmpsi (step, tmp));
3337       emit_jump_insn (gen_bltu (loop_label));
3338
3339       if (out_label)
3340         emit_label (out_label);
3341
3342       /* Bump the residual.  */
3343       emit_insn (gen_subsi3 (stack_pointer_rtx, stack_pointer_rtx, tmp));
3344 ;;      emit_move_insn (operands[0], virtual_stack_dynamic_rtx);
3345       DONE;
3346 #else
3347       /* simple one-shot -- ensure register and do a subtract.
3348        * This does NOT comply with the ABI.  */
3349       emit_insn (gen_movsi (tmp, operands[1]));
3350       emit_insn (gen_subsi3 (stack_pointer_rtx, stack_pointer_rtx, tmp));
3351 ;;      emit_move_insn (operands[0], virtual_stack_dynamic_rtx);
3352       DONE;
3353 #endif
3354     }
3355 }")